이중 위상 비교를 통한 높은 대역폭을 갖는 위상 고정 루프

Abstract

본 논문에서는 type-II charge-pump phase-locked loop(PLL)이 가지고 있는 bandwidth limit을 뛰어 넘는 PLL을 제안하였다. Gardner’s limit이라고 불리는 통상적인 법칙에 따르면, type-II charge-pump PLL의 bandwidth는 loop의 stability를 보장하고 reference spur의 감소를 위하여 reference clock의 주파수보다 1/10배 작도록 설계하여야 한다. 본 논문에서는 dual-edge phase frequency detector(PFD)를 통해 reference clock과 feedback clock 각각의 rising edge와 falling edge를 이용하여 두 clock 사이의 phase error를 reference clock의 한 주기 당 두 번 sampling 한다. 위 원리를 이용하여 기존 Gardner’s limit을 2배 뛰어 넘는, 즉 loop bandwidth가 reference clock 주파수의 1/5배가 되도록 하는 PLL을 제안하였다. 그러나 dual-edge PFD를 통한 phase comparison은 만약 reference clock과 feedback clock의 duty cycle이 다르게 된다면, 큰 reference spur를 유발할 수 있다. 따라서 본 논문에서는 기존 passive loop filter를 대신하는 sampling loop filter를 제안함으로써 reference spur의 문제를 해결하였다. 본 논문의 PLL은 CMOS 65-nm 공정으로 설계되었으며, 250-MHz의 reference clock에서 그것의 1/5배에 해당하는 50-MHz의 bandwidth를 갖도록 하였다.