PCI 버스에서 효율적인 데이터 전송을 위한 성능분석

Abstract

본 논문은 PCI 로컬 버스를 효율적으로 사용하기 위한 버스 성능 분석을 하였으며 이를 바탕으로 제어기 구조 및 구현 방법을 제시하였다. 먼저 PCI 버스의 BW와 성능분석에 필요한 Latency들에 대하여 알아 보았다. 다음으로 쓰기 동작 및 읽기 동작일 때의 데이터 처리량을 분석하였으며 이로부터 제어기 설계시 고려할 점, FIFO크기 및 Burst 크기를 결정하는 방법 등을 제시하였다. 실험에 의해 제어기 내부엔 일정 크기의 FIFO를 갖추어야 하며 그 크기는 최소한 제어기와 지역 버스의 latency 합보다 커야 함을 보였다. 부하가 많이 걸린 시스템에서 Burst전송의 크기는 구현된 FIFO 크기와 같게 하는 것이 높은 성능을 나타내었다. This paper describes about three types of latency which are important factors for studying PCI BW and performance, and suggests how to set the value of Latency Timer and Burst transfer size for high performance with examples of PCI systems. This paper also presents the analysis results of both write and read transaction throughput on PCI through local bus. From the experiments, we showed that longer burst length and reduced local bus latency will maximize the throughputs and if the FIFO depth is larger than the local bus latency, then the burst length should be the same with the depth of the FIFO.