3GPP WCDMA 하향링크 서처의 성능분석 및 DSP 구현
- Title
- 3GPP WCDMA 하향링크 서처의 성능분석 및 DSP 구현
- Other Titles
- Performance Analysis and Implementation using DSPs of a 3GPP WCDMA Downlink Searcher
- Author
- 이찬길
- Issue Date
- 2003-12
- Publisher
- 한국통신학회
- Citation
- 한국통신학회 2003년도 학술대회논문집, page. 1233-1236
- Abstract
- 본 논문은 3GPP WDCMA 하향링크에서의 서처에 대한 구조 분석 및 성능분석을 통하여 DSP 를 사용한
실시간 구현을 하고자 한다. 서처의 역할은 핑거에 수신신호의 정확한 타이밍 정보를 알려줌으로써 핑거로
하여금 수신신호의 복조를 원활히 할 수 있도록 하는데 있다. 이러한 목적을 위해서 서처는 다음 4 가지 단
계를 수행한다. 첫째, 슬롯에 대한 위치를 찾는다. 둘째, 슬롯 위치를 이용해 프레임의 위치 및 그룹 ID 에
대한 정보를 찾는다. 셋째, 그룹 ID 와 프레임 위치를 이용해 스크램블링 코드를 찾아서 셀에 대한 정보를
얻게 된다. 마지막으로 위에서 찾은 스크램블링 코드를 이용해서 다중경로 페이딩 채널에 의해서 페이딩된
신호의 각 성분들에 대한 위치를 찾아내 핑거로 보내어진다.
구현된 시뮬레이터의 동작에 대한 정확성은 각 단계의 상관값을 이용해서 확인 및 보증된다. 서처 블록
의 성능을 분석하기 위해서, C-프로그램을 통한 시뮬레이션은 AWGN 과 다중경로 페이딩 채널에서 수행하
였다. False Alarm Probability 는 그룹 ID 와 스크램블링 코드에 대한 오류 확률로서 정의되고 서처의 성능
측정을 하기 위해 사용되어진다. 예상한 바와 같이, 시뮬레이션 결과는 SNR 이 감소함에 따라서 서처의 성
능이 낮아지는 것을 보여준다. 이와 같이 확인된 시뮬레이터의 동작을 기반으로 TMS320C6414 DSP 보드
를 설계하여 하드웨어로 서처를 구현하여 검증하였다.
- URI
- http://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE02163565?https://repository.hanyang.ac.kr/handle/20.500.11754/156659
- Appears in Collections:
- COLLEGE OF ENGINEERING SCIENCES[E](공학대학) > ELECTRICAL ENGINEERING(전자공학부) > Articles
- Files in This Item:
There are no files associated with this item.
- Export
- RIS (EndNote)
- XLS (Excel)
- XML