코아의 기능성 래퍼를 IEEE 1500 래퍼로 재사용하기 위한 디자인 기법

Abstract

반도체 공정 기술의 발전으로 여러 IP(Intellectural Property)코아로 구성된 시스템을 단일 칩으로 구현하는 SoC (System-on-chip) 및 NoC(Network-on-chip)가 가능해졌다. 하지만 칩 내부의 복잡도가 증가하면서 Design-for-Testability 역시 복잡하고 어려워지며, 테스트를 위한 추가 영역도 늘어나고 있다. 특히, SoC를 테스트하기 위한 IEEE 1500 표준의 테스트 래퍼 추가영역이 코아의 약 10%에 이르고 있다. 본 논문에서는 코아의 정상동작 시 온칩 인터페이스를 위한 기능성 래퍼도 코아의 10% 이상의 추가영역이 필요하며, 테스트 시에는 이용되지 않는 점을 착안하여 AXI 기능성 래퍼를 IEEE 1500 테스트 래퍼로 재활용 할 수 있는 새로운 구조를 제시한다. 이 새로운 구조를 통해 기존의 테스트나 기능성 동작에는 지장 없이 자원을 재사용함으로서 테스트를 위한 추가영역을 대폭 절감할 수 있다. 실험을 위해 AES(Advanced Encryption Standard) 암호화 코아를 대상으로 NoC기반의 AMBA 3.0 AXI 프로토콜에 맞추어 설계하고, IEEE 1500 테스트 래퍼의 기능을 할 수 있도록 새로운 구조를 적용하여 테스트를 위한 추가영역을 대폭 절감하였다.; System-on-Chip(SoC) or Network-on-Chip(NoC) technique which can manufacture a chip that consists of many Intellectural Properties(IPs) is available today with advanced semiconductor process technology. However, the internal complexity of a chip increase, the DFT logics increase. Especially, the test wrapper area overhead of IEEE 1500 std. reaches approximately 10% of a IP core. This paper introduces a design technique for reuse of AXI functional core wrapper as IEEE 1500 compliant wrapper by sharing functional wrapper buffer. With adopting our design technique, DFT area overhead can be significantly reduced without any loss of test or functional operations. Experimental results evaluate the area overhead of the proposed method by comparing the previous wrappers.