폴리실리콘 트랩이 3차원 SONOS 메모리의 누설전류에 미치는 영향

Abstract

낸드 플래시의 소자 크기가 수 십nm 이하로 접어들면서 scaling down은 물리적 한계, 경제적 한계, 전기적 한계, 그리고 신뢰성의 한계를 접하게 되었고 이에 대한 해결책으로 3차원 적층 방법을 이용한 다양한 charge trap flash 기반의 소자들이 소개 되었다. 최근 연구 되고 있는 3차원 적층 방법을 이용한 집적 소자들은 채널 물질로 폴리실리콘을 이용하고 있다. 그런데 종래 플래시 메모리 소자에 이용한 단결정 실리콘에 비해 폴리실리콘의 전기적 특성이 매우 나빠 3차원 집적 메모리 소자에 적용 될 경우 낮은 동작전류, 나쁜 스위칭 특성 그리고 높은 누설전류 등의 특성 저하를 겪게 된다. 그 중 폴리실리콘 채널을 이용하는 3차원 집적 메모리 소자의 sensing margin을 충분히 확보하고 power consumption을 줄이기 위해서 3차원 집적 메모리 소자의 누설전류에 관한 메커니즘이 확실히 밝혀져야 한다. 물론 과거 폴리실리콘 TFT의 누설전류에 관한 특성은 이미 상당 부분 파악되었으나 소자의 구조와 크기가 확연히 다른 3차원 집적 메모리의 누설전류 특성에 관한 연구 사례는 아직 보고 된 바가 없다. 따라서 본 연구에서는 종래 2차원 폴리실리콘 TFT의 누설전류 모델을 3차원 집적 메모리 소자에 적용하여 누설전류 특성을 확인하였다. 하지만 종래 폴리실리콘 TFT의 누설전류 모델은 수~수 십μm의 채널 길이를 갖는 2차원 TFT에 적합한 모델이며 채널길이가 수십nm에 불과한 3차원 집적 메모리 소자의 누설전류 특성을 확인하기 위해서는 그레인 경계나 그레인 크기 등이 고려되어야 한다. 그러므로 상기의 누설전류 모델을 응용하여 grain boundary가 적용 된 grain boundary 모델을 설정 하여 3차원 집적 메모리 소자의 누설전류를 확인하고 그 메커니즘을 분석하였다.