TSV의 At Speed Test를 위한 설계

Abstract

최근 IC들은 칩의 적층기술의 발달로 인해 Through Silicon Via(이하 TSV) 기반 3D IC로 변화하고 있는 추세이다. 하지만 이런 장점과 동시에 여러 가지 문제점이 발생하게 되었다. 3D IC는 Bonding 이후 다이간의 TSV가 제대로 연결되었는지 연결테스트를 하지만 타이밍으로 인한 결함 테스트를 위한 At-Speed-Test는 실시되지 않고 있다. 그러나 3D IC의 더 높은 신뢰성과 수율을 얻기 위해서는 TSV의 At-Speed-Test는 반드시 실시되어야 한다. TSV의 At-Speed-Test를 통하여 타이밍으로 인한 결함을 검출 하고, 이를 보완한다면 앞서 말한 더 높은 신뢰성과 수율을 얻을 수 있다. 본 논문에서는 TSV기반 3D IC에서 다이간의 TSV 연결 테스트뿐 아니라 TSV의 At-Speed-Test를 할 수 있는 설계를 제안하고 있다. 특히, IEEE 1500 표준 기반의 래퍼셀과 IEEE 1149.1 표준의 TAP컨트롤러를 수정 및 활용하여 At-Speed-Test가 가능한 설계를 제안하고 있다.