병렬 DRAM 인터페이스 에서의 핀간 위상차 보상 기술

Abstract

이 논문은 병렬 인터페이스 회로에서 channel의 길이 차에 의해 생성되는 핀간의 skew를 보상하는 방법에 대하여 제안 하였다. 기존의 연구들은 skew를 보상하기 위하여 PLL을 이용하여 open loop 위상 비교기를 사용하거나 CDR 구조를 차용하여 sampling 위치를 변화 시켜 주었다. 위의 구조들은 PLL을 사용 함으로서 hardware complexty가 증가하고 동작 시간 또한 증가하는 단점을 가지고 있다. 이에 본 논문에서는 기존의 DQS가 존재하는 interface 회로를 그대로 이용하는 새로운 skew 보상 방법을 제안 하였다. 제안된 보상 방법은 기존의 회로를 이용함으로서 간단한 회로 구현이 가능하고 SAR DLL 구조를 차용함으로써 빠른 동작시간까지 구현 하였다. 위의 보상 방법을 검증하기 위하여 CMOS 0.13 um 공정을 이용하여 실험 칩을 제작하였으며 512ps 의 skew가 26ps 까지 보상 되는 것을 확인 하였다. 이 실험 결과는 가상 실험 결과인 3.3ps 보다 skew 가 덜 보상 됨을 보여준다. 이 원인은 sampler의 uncertanity window의 증가와 delay line 에서 기생 성분에 의해서 대역폭이 감소하며 측정을 위하여 제작한 PCB 에서의 mismatch에서 그원인을 찾을 수 있다. 고속 동작을 위하여 전류 소모가 118mW 로 큰 단점을 가지고 있으나 추후 사용하지 않는 delay line의 전원을 off 한다면 이 또한 보상가능 할 것이다.