입력 전류 리플을 줄이기 위한 다위상 역률 개선 기법

Abstract

이 논문은 입력 전류 리플을 줄이기 위해 변화에 둔감한 phase shift 기술을 적용한 2상 인터리브 역률 개선회로의 구현과 성능평가에 대해 설명하고 있다. 설계된 인터리브 역률 개선회로는 PLL (phase locked loop)과 유사한 feedback loop와 VTPS(variation-tolerant phase shifter)를 통해 두 컨버터간의 위상차이가 정확히 180°가 되도록 하였다. 0.35-μm BCDMOS 공정을 통해 컨트롤러 IC를 설계하였으며, 320W의 출력을 공급할 수 있는 역률 개선회로 프로토타입을 설계하여 측정을 진행하였다. 기존에 제안된 phase shifter 보다 두 컨버터 간의 정확한 180°의 위상차를 보장하여 더 작은 입력전류의 리플을 나타내었다. 본 논문에서 제안한 VTPS는 CRM 동작을 수행하는 역률 개선회로에 적용되었으나, 모든 종류의 컨버터에 적용할 수 있다.