고속 직렬 링크를 위한 저전력 클럭/데이터 복원회로와 전압 모드 송신기

Abstract

고화질 3D 영상 처리, 가상현실, 고사양 게임 등의 작업을 하기 위해서는 높은 데이터 처리 능력이 필요하다. 높은 데이터 처리 능력을 뒷받침하기 위해서 칩대칩 (chip-to-chip) 통신에 필요한 오프칩 (off-chip) 입출력 대역폭이 증가하고 있다. 이에 따라 칩대칩 통신은 저속의 병렬 링크 (parallel link)에서 고속의 직렬 링크 (serial link)로 대체되었고, 멀티-드롭 (multi-drop) 방식에서 점대점 (point-to-point) 방식으로 변하였다. 고속의 점대점 직렬 링크에서는 고주파 신호가 저주파 신호보다 더 크게 감쇠 되기 때문에 수신단에서 데이터가 왜곡된다. 또한 결정성 지터 (deterministic jitter) 및 랜덤 지터 (random jitter)에 의해 수신단에서 데이터와 클럭의 시간 여유 (timing margin)가 줄어들게 된다. 고속 직렬 링크에서는 채널의 주파수 의존 손실에 의한 데이터의 왜곡을 보상하기 위해서 등화기 (equalizer)를 채용한 송신기가 필요하다. 그리고 클럭과 데이터의 시간 여유를 증가시키기 위해서 클럭/데이터 복원 (clock/data recovery; CDR) 회로가 필요하다. 그러나 등화기를 채용한 송신기는 임피던스가 낮은 채널에 적절한 전압 스윙을 가지는 데이터를 전송하기 위해서 큰 소비전력이 필요하다. 또한 CDR 회로도 클럭과 데이터의 위상을 정렬하기 위해서 소비전력이 크다. 이와 같이 등화기를 채용한 송신기나 CDR 회로의 큰 소비전력은 인터페이스 회로의 전체 소비전력을 증가시키는 원인이 된다. 따라서 전체 인터페이스 회로의 소비전력을 감소시키고, 소비전력효율을 증가시키기 위해서 저전력의 클럭/데이터 복원 회로와 송신기가 필요하다. 본 논문에서는 먼저 하나의 에지 추척 클럭 (one-edge tracking clock)을 사용한 1/10-비율 뱅뱅 위상 검출기 (1/10-rate bang-bang phase detector)를 제안하였고, 제안된 뱅뱅 위상 검출기를 사용한 위상 보간기를 기반으로 한 클럭/데이터 복원 회로 (phase interpolator based clock/data recovery circuit) 를 제안하였다. 기존의 일반적인 1/N-비율 뱅뱅 위상 검출기에서는 데이터 샘플링과 에지 추적을 위해서 2N개의 클럭이 필요하였으나, 제안된 뱅뱅 위상 검출기는 데이터 샘플링을 위해서 N개의 클럭과 에지 추적을 위해서 1개의 클럭, 총 N+1개의 클럭 만을 사용한다. 제안된 클럭/데이터 복원 회로는 제안된 뱅뱅 위상 검출기를 사용하기 때문에 소비전력이 줄어들었다. 제안된 클럭/데이터 복원 회로의 지터 추적 대역폭 (jitter tracking bandwidth)의 감소는 새로운 데이터 암호화 방식으로 보상하였다. 제안된 1/10-비율 위상 보간기 기반 클럭/데이터 복원 회로는 0.18-m CMOS 공정 기술을 이용하여 제작되었다. 그리고 231-1 의사난수비트수열 (PRBS)의 데이터 입력에 대해 6.93 Gbit/s 의 유효데이터 전송률을 달성하였으며, 비트 에러율 (bit error ratio)은 10-12이하를 달성하였다. 제안된 클럭/데이터 복원 회로의 소비전력은 1.8 V의 전원 전압에서 29.4 mW고, 유효 면적은 0.117 mm2, 유효 전력 효율은 4.24 pJ/bit이다. 두번째로, 본 논문에서는 채널의 고주파 손실을 보상할 수 있는 저전력 2-탭 로우-스윙 (low-swing) 전압 모드 송신기를 제안하였다. 제안된 2-탭 송신기의 출력 드라이버는 단지 2개의 전압 모드 드라이버로 구성되어 있어서 프리-드라이버(pre-driver)의 복잡도가 2N개의 세그먼트로 이루어진 일반적인 전압 모드 송신기에 비해서 크게 감소하였다. 이때 N은 등화 레벨을 조절하는 비트 수이다. 제안된 출력 임피던스 조절회로에서는 원하는 등화 레벨을 구현하는 것과 출력 임피던스를 채널의 특성 임피던스와 같도록 컨트롤 하는 동작을 동시에 수행한다. 제안된 출력 드라이버는 높은 등화 레벨에서도 낮은 전력 소모를 유지하기 때문에 저전력으로 동작하기에 적합하다. 성능을 검증하기 위해 90-nm CMOS 공정을 이용하여 제안된 송신기를 테스트 칩으로 제작하였고, 유효면적은 0.023 mm2 이며, 5 Gbit/s의 동작 속도로 동작한다. 5 Gbit/s의 동작속도에서 소비전력효율은 등화 기능을 사용하지 않았을 때는 0.79 pJ/bit, 6 dB의 등화 레벨에서는 0.98 pJ/bit을 달성하였다. 마지막으로, 본 논문에서는 내장된 임피던스 보상회로를 이용하여 정밀하게 매칭된 출력 임피던스를 가지는 저전력 2-탭 전압 모드 송신기를 제안하였다. 제안된 전압 모드 송신기는 소비전력을 줄이기 위해서 0.4 V의 낮은 전원 전압에서 동작할 수 있는 N-over-N 출력 드라이버를 사용하였다. 출력 드라이버는 채널의 고주파 손실을 보상하기 위하여 2-탭 유한임펄스응답 (FIR) 필터로 구성되었다. 그리고 제안된 내장된 임피던스 조절 회로는 외부의 기준 저항이 아니라 수신기 종단 저항을 이용하여 출력 드라이버의 출력 임피던스를 채널의 특성 임피던스와 매칭하는 동작을 수행한다. 그래서 시리얼 링크에 필요한 외부 저항의 크기를 1/2로 줄일 수 있다. 또한 제안된 임피던스 조절 회로는 디지털 방식을 사용하기 때문에 아날로그 방식에 비해서 소비전력을 줄일 수 있다. 제안된 2-탭 전압 모드 송신기는 90-nm 저전력 CMOS 공정을 이용하여 제작되었고, 유효 면적은 0.030 mm2 이다. 측정된 출력임피던스 오차범위는 -0.6% 에서 +0.8%까지 이다. 소비전력효율은 5 Gbit/s의 전송 속도에서 등화 기능을 사용하지 않았을 때, 0.75 pJ/bit, 6 dB 등화기능을 사용하였을 때는 0.94 pJ/bit 이다. |Recently, the required data processing power has increased with the increase in the amount of data for high-definition images, 3D videos, virtual reality, and high-specification games. To accommodate such high data processing power, the off-chip input/output (I/O) data bandwidth for chip-to-chip communication has also increased. Accordingly, the link architecture for high-speed I/O in chip-to-chip communication has begun to adopt a serial link instead of a parallel link and a point-to-point topology instead of a multi-drop topology. Since high-frequency signals are more attenuated in the channel than the low frequency signals, the received data is distorted in the high-speed point-to-point serial link. Moreover, the timing margin of the receiver is reduced because of the deterministic jitter and random jitter of the data and clock. To solve the aforementioned problems, transmitters (TXs) with an equalizer and clock/data recovery (CDR) circuits on the receiver side are exploited. However, the TX usually consumes high power to drive the low-impedance channel with an adequate voltage signal swing. The CDR circuit also consumes high power to align the clock phase with the data phase. Since these circuits increase the power consumption of the interface circuits of the serial link, low-power CDR and TX with an equalizer are required to improve the overall power efficiency of the interface circuits of the serial link. First, a 1/10-rate bang-bang phase detector (BBPD), which uses a single edge tracking clock, is proposed. In addition, a phase interpolator (PI)-based CDR with the proposed BBPD is presented. Whereas the number of sampling clocks of a 1/N-rate BBPD is typically 2N, that of the proposed 1/N-rate BBPD is only N+1, where N is the ratio of the data rate to the clock frequency. The power dissipation of the proposed 1/10-rate CDR is decreased by reducing the number of sampling clocks. The reduced jitter tracking bandwidth of the CDR is compensated for using the proposed data encoding method. The proposed 1/10-rate PI-based CDR is implemented using a 0.18 m CMOS process technology. The proposed CDR achieves a bit error ratio of less than 10-12 at an effective data rate of 6.93 Gbit/s using an encoded 231 – 1 pseudo-random bit-sequence data inputs. The proposed CDR consumes 29.4 mW at a 1.8 V supply voltage, and occupies an active area of 0.117 mm2. An effective power efficiency of 4.24 pJ/bit is also achieved at a data rate of 6.93 Gbit/s. Second, a two-tap low-swing voltage-mode TX that compensates for the frequency dependent loss of channel is proposed. Since the proposed two-tap output driver consists of only two voltage-mode drivers, the design complexity of the pre-driver is significantly reduced compared with that of the 2N-segmented voltage-mode drivers, in which N is the number of equalization control bits. The output impedances of the voltage-mode driver are controlled to make the overall output impedance equal to the characteristic impedance of the channel. The output impedance is also adjusted to achieve the desired equalization level using the proposed calibration circuitry. With a high equalization level, the power consumption of the proposed output driver is lower than that of the hybrid voltage-mode driver. The proposed TX is implemented using a 90 nm low-power (LP) CMOS process technology, occupies an active area of 0.023 mm2, and achieves a power efficiency of 0.79 pJ/bit without equalization and 0.98 pJ/bit with 6 dB equalization at a data rate of 5 Gbit/s. Finally, a two-tap voltage-mode TX with an embedded calibration circuit for DC-coupled unidirectional links is proposed. An N-over-N driver is adopted to the proposed TX with a supply voltage of 0.4 V to reduce the power consumption. The output driver is configured as a two-tap finite impulse response filter to compensate for the frequency dependent loss in the channel. In addition, the proposed embedded impedance calibration circuit precisely matches the impedance of the output driver to the channel characteristic impedance using the receiver termination resistor instead of the external reference resistor. The proposed two-tap voltage-mode TX is implemented using a 90 nm LP CMOS process technology and occupies an active area of 0.030 mm2. According to the measurement results, the output impedance matching error is between ­0.6% and 0.8%. At a 5.0 Gbit/s data rate, power efficiencies of 0.75 pJ/bit with 0 dB equalization level and 0.94 pJ/bit with 6 dB equalization level are achieved.; Recently, the required data processing power has increased with the increase in the amount of data for high-definition images, 3D videos, virtual reality, and high-specification games. To accommodate such high data processing power, the off-chip input/output (I/O) data bandwidth for chip-to-chip communication has also increased. Accordingly, the link architecture for high-speed I/O in chip-to-chip communication has begun to adopt a serial link instead of a parallel link and a point-to-point topology instead of a multi-drop topology. Since high-frequency signals are more attenuated in the channel than the low frequency signals, the received data is distorted in the high-speed point-to-point serial link. Moreover, the timing margin of the receiver is reduced because of the deterministic jitter and random jitter of the data and clock. To solve the aforementioned problems, transmitters (TXs) with an equalizer and clock/data recovery (CDR) circuits on the receiver side are exploited. However, the TX usually consumes high power to drive the low-impedance channel with an adequate voltage signal swing. The CDR circuit also consumes high power to align the clock phase with the data phase. Since these circuits increase the power consumption of the interface circuits of the serial link, low-power CDR and TX with an equalizer are required to improve the overall power efficiency of the interface circuits of the serial link. First, a 1/10-rate bang-bang phase detector (BBPD), which uses a single edge tracking clock, is proposed. In addition, a phase interpolator (PI)-based CDR with the proposed BBPD is presented. Whereas the number of sampling clocks of a 1/N-rate BBPD is typically 2N, that of the proposed 1/N-rate BBPD is only N+1, where N is the ratio of the data rate to the clock frequency. The power dissipation of the proposed 1/10-rate CDR is decreased by reducing the number of sampling clocks. The reduced jitter tracking bandwidth of the CDR is compensated for using the proposed data encoding method. The proposed 1/10-rate PI-based CDR is implemented using a 0.18 m CMOS process technology. The proposed CDR achieves a bit error ratio of less than 10-12 at an effective data rate of 6.93 Gbit/s using an encoded 231 – 1 pseudo-random bit-sequence data inputs. The proposed CDR consumes 29.4 mW at a 1.8 V supply voltage, and occupies an active area of 0.117 mm2. An effective power efficiency of 4.24 pJ/bit is also achieved at a data rate of 6.93 Gbit/s. Second, a two-tap low-swing voltage-mode TX that compensates for the frequency dependent loss of channel is proposed. Since the proposed two-tap output driver consists of only two voltage-mode drivers, the design complexity of the pre-driver is significantly reduced compared with that of the 2N-segmented voltage-mode drivers, in which N is the number of equalization control bits. The output impedances of the voltage-mode driver are controlled to make the overall output impedance equal to the characteristic impedance of the channel. The output impedance is also adjusted to achieve the desired equalization level using the proposed calibration circuitry. With a high equalization level, the power consumption of the proposed output driver is lower than that of the hybrid voltage-mode driver. The proposed TX is implemented using a 90 nm low-power (LP) CMOS process technology, occupies an active area of 0.023 mm2, and achieves a power efficiency of 0.79 pJ/bit without equalization and 0.98 pJ/bit with 6 dB equalization at a data rate of 5 Gbit/s. Finally, a two-tap voltage-mode TX with an embedded calibration circuit for DC-coupled unidirectional links is proposed. An N-over-N driver is adopted to the proposed TX with a supply voltage of 0.4 V to reduce the power consumption. The output driver is configured as a two-tap finite impulse response filter to compensate for the frequency dependent loss in the channel. In addition, the proposed embedded impedance calibration circuit precisely matches the impedance of the output driver to the channel characteristic impedance using the receiver termination resistor instead of the external reference resistor. The proposed two-tap voltage-mode TX is implemented using a 90 nm LP CMOS process technology and occupies an active area of 0.030 mm2. According to the measurement results, the output impedance matching error is between ­0.6% and 0.8%. At a 5.0 Gbit/s data rate, power efficiencies of 0.75 pJ/bit with 0 dB equalization level and 0.94 pJ/bit with 6 dB equalization level are achieved.