낮은 이득값의 다이나믹 증폭기를 사용한 320-MS/s 2-b/cycle 2차 노이즈 쉐이핑 아날로그-디지털 변환기

Abstract

본 논문에서는 2차 noise shaping-축차 비교형(Successive approximation register) 아날로그-디지털 변환기(Analog to digital)를 제안한다. In-band 대역을 높이기 위해 2bit/cycle 구조를 채택하고, 이를 위해 Reference CDAC (Capacitor digital to analog converter)을 사용한다. 여러 개의 비교기를 사용하기 때문에 비교기들의 서로 다른 offset 전압에 의한 SNDR (Signal to noise and distortion ratio) 저하가 예상된다. 따라서 offset 보정 회로를 추가했다. 원하는 NTF (Noise transfer function)를 만족시키기 위해 residue 전압을 증폭시킬 증폭기를 필요로 한다. ADC의 전력 소모 대부분을 차지하는 이 증폭기의 전력 소모를 최소화하기 위해 DA (Dynamic amplifier)를 사용했다. DA를 사용하면 온도에 따라 DA의 전압 이득 값이 많이 바뀌게 되어 목표한 SNDR을 얻지 못하게 된다. DA의 전압 이득 값을 최소로 하여 온도 변화에 따른 전압 이득 값 변화를 최소화 하였고 그 값은 1.9로 작게 설계했다. 이것으로도 원하는 NTF를 얻기 위해서는 추가적인 Clock generator 와 Capacitor 가 필요하다. 또한 DA으로 만들어낸 전압 값은 다음 동작까지 유지하여야 한다. Ping-Pong 구조를 사용하여 FIR (Finite impulse response) Filter를 구현하였다. Chip 측정 시 DA의 전압 이득 값을 변경해가며 측정 가능하도록 Trimming Bank를 추가하였다. ADC는 28 nm 공정을 사용하였으며 Transient Noise 시뮬레이션 결과 70 dB의 SNDR (Signal to noise and distortion)을 가진다. 공급 전압으로 1V를 사용할 때 2.5 mW의 전력을 소모한다.