High Quality Channels Transfer and Back-End of Line Compatible a-IGTO Thin Film Transistor for Large-Area 3D Integration Process

Abstract

Monolithic 3D 집적 공정은 소자를 병렬로 구축하면서 배선의 길이를 줄이고 Via의 밀도를 증가시켜 저전력 고성능의 칩 구현을 가능하게 한다. 그러나 순차적인 적층 공정은 이미 형성되어 있는 소자의 특성을 열화시킬 수 있기 때문에 Laser 어닐링 또는 Wafer bonding, 저온 열처리 등의 특수한 공정이 필요하다. 본 연구는 상부 층을 형성시키는 방법으로 Direct bonding 방식의 실리콘 전사를 통한 채널 층을 구축하였다. 실리콘 전사는 8inch wafer의 Inter-layer dielectric (ILD) 위에 실리콘 층을 적층하기 위해 Bonding, Grinding, Etching 등의 공정들을 최적화했으며, 공정은 하부 소자의 열화를 막기 위해 500℃ 이하에서 진행되었다. 전사를 완료한 실리콘이 p-bare wafer의 Si과 어느 정도 유사한지 파악하기 위해 p-bare와 비교하여 SEM, TEM, XPS, SIMS 분석을 진행하였다. 산화물 반도체는 증착공정으로 ILD 위에 채널을 형성시킬 수 있고, 저온공정이 가능하면서 높은 Uniformity를 보이기 때문에 M3D 기술의 차선책으로 많은 연구가 진행된다. 본 연구 또한 150℃의 낮은 열처리 온도로 채널 층을 구축하여 Back-End of Line compatible a-IGTO Thin flim transistor를 제작하였다. 본 연구에서 제작한 a-IGTO는 높은 Ion/Ioff ratio (~107) 및 Stability를 나타냈다. 이를 하부의 PMOS와 연결하여 CMOS Inverter를 제작하였고, 제작한 CMOS Inverter는 2V의 VDD에서 52V/V의 높은 Voltage gain을 나타내었다. 결과적으로 대면적 공정을 통해 M3D 기반의 산업화 기술의 가능성을 확인할 수 있었다.