Analog Assisted Digital Low Drop Out Technique for High Power Supply Rejection

Abstract

This thesis presents a digital linear regulator assisted by a parallel analog loop. The proposed hybrid LDO solves the problem of the conventional digital LDO (DLDO). There are two critical issues in the conventional DLDO. The first is the slow settling time of load transient. Since conventional DLDO uses unary size power PMOS array and fixed frequency sampling clock, its transient response speed is limited by those two factors. To solve this problem, this thesis uses coarse and fine sized power PMOS transistors to further enhance transient response by gear shifting. Also, it uses faster clock frequency for coarse power transistors to further reduce settling time. The second is power supply rejection (PSR). To function in low voltage conditions, conventional DLDO operates PMOS power transistor array in linear region. Since power transistors are operating in linear region, they are very susceptible to supply noise. The proposed hybrid LDO shares output voltage of analog amplifier with the digital LDO for higher PSR. Analog loop that goes in parallel with digital LDO has much higher GBW than digital side clock frequency, which helps tracking high frequency power supply noise. The Hybrid LDO operates in input voltage of 1.2V, designed and simulated in Samsung 28-nm CMOS technology. 1MHz and 10MHz PSR are -29dB and -16.8dB respectively |이 논문은 아날로그 루프의 도움을 받는 디지털 LDO를 제시한다. 제안된 하이브리드 LDO는 기존의 디지털 LDO의 문제들을 해결하기 위해서 제안됐다. 기존 디지털 LDO의 첫 번째 문제는 파워 스위치 어레이가 Linear 영역에서 동작하기 때문에 PSR에 취약하다는 것이다. 두 번째 문제는 고정된 클럭 주파수와 같은 사이즈의 스위치 어레이에 의존하는 과도 응답이 느리다는 점이다. 이 문제들을 해결하기 위해서, 본 논문은 디지털 스위치 어레이와 병렬로 연결된 아날로그 루프 기법을 소개한다. 또한, 리플과 과도 응답 속도를 줄이는 방식도 소개한다. 그 결과, 제안된 하이브리드 LDO는 기존의 디지털 LDO 보다 높은 PSR과 더 빠른 과도 응답 속도를 갖는다.