Benefit Quantifications of Random Memory Test Patterns by Fault Coverage Analysis

Abstract

RAM (Random-Access Memory)은 업계의 지속적인 요구에 발맞추어 더 낮은 전력 소비, 더 빠른 속도, 더 큰 용량을 갖추는 방향으로 발전해 왔다. 메모리가 산업에 미치는 영향이 점점 커짐에 따른 메모리 테스팅 중요성의 증가는 메모리를 체계적으로 테스트하기 위한 노력으로 이어졌다. 이러한 목적을 달성하기 위하여 폴트 모델 (fault model)과 테스트 알고리즘이 개념적으로 사용된다. 폴트 모델은 결함 (defect)이 있는 메모리의 예상 동작과 실제 동작 간 차이를 설명한 것이다. 폴트 모델링 (fault modeling)은 시뮬레이션 회로 모델의 여러 위치에 서로 다른 크기의 결함을 삽입한 후 SPICE (Simulation Program with Integrated Circuit Emphasis) 툴을 이용한 결함 시뮬레이션 (defect simulation)을 통해 수행된다. 테스트 알고리즘은 주로 이 절차에 의해 개발된 대상 폴트 모델 검출을 목표로 한다. 폴트 모델은 반도체 공정 기술과 메모리 구조에 의존적이다. 따라서, 새로운 공정과 구조를 적용한 메모리가 개발될 때마다, 해당 메모리를 적절하기 테스트하기 위하여 폴트 모델 및 테스트 알고리즘을 개발하는 것이 필수적이다. 그러나 반도체 공정 기술과 메모리 구조의 발전으로 인한 메모리 내의 고장 메커니즘 (failure mechanism)이 점점 더 복잡해지고 예측할 수 없게 됨에 따라, 폴트 모델링은 점점 더 어려워진다. 또한, 이러한 고장 메커니즘은 메모리 제약조건에 따라 확률적으로 발생하므로, 이러한 메커니즘을 모두 폴트 모델로 설명하는 것은 비현실적이다. 대상 폴트 모델과 관련된 결함을 감지하기 위해 개발된 테스트 알고리즘은 제한적인 폴트 커버리지 (fault coverage)를 갖는다. 폴트 커버리지를 늘리는 한 가지 방법으로, 테스트 알고리즘에 다양한 결정론적 주소 시퀀스와 데이터 배경을 결합하여 결정론적 패턴을 구현한다. 그러나 이러한 방법으로 구현된 결정론적 패턴 조차도, 메모리에 대한 광범위한 고장 메커니즘을 테스트하는데 있어 한계가 있다. 따라서, 결정론적 패턴의 한계를 보완하고 메모리의 신뢰성을 높이기 위해서, 현장에서는 테스트 스위트 (test suite)에 랜덤 메모리 테스트 패턴을 포함하여 테스트를 수행한다. 이에 따라 랜덤 패턴이 결정론적 패턴보다 더 넓은 범위의 고장 메커니즘을 테스트한다는 실험적으로 확인되었으나, 왜 테스트 측면에서 더 나은 성능을 보이는지 명확한 증거를 제공하는 체계적인 연구는 거의 수행되지 않았다. 따라서, 본 논문에서는 자체 개발된 메모리 폴트 시뮬레이터 (fault simulator)와 메모리 테스터를 이용하여 랜덤 패턴의 이점을 보여줄 수 있도록 연구 결과를 정량화 하였다. 본 논문에서는, 연구 결과를 세 부분으로 제시하였다. 첫째로는, 결정론적 및 랜덤 패턴의 폴트 커버리지 결과에 대하여 논의하였다. 폴트 커버리지 계산은 모든 종류의 메모리 모델, 폴트 모델 및 테스트 패턴을 설명할 수 있도록 개발된 메모리 폴트 시뮬레이터에 의해 수행되었다. 폴트 커버리지 분석을 위해 예제 메모리 모델의 1 kB 영역에 대한 메모리 폴트 시뮬레이션 이 수행되었다. 결정론적 패턴의 결함 범위 평가를 위해, 56개의 정적 결함 (static fault), 126개의 동적 결함 (dynamic fault) 및 192개의 이웃 패턴 민감 결함 (neighborhood pattern-sensitive fault)이 각각 March MSS, March MD2, March 12N 패턴으로 시뮬레이션 되었다. 만약 전기적 마스킹 (electrical masking), 주소 스크램블링 (address scrambling) 및 전기적 이웃(electrical neighborhoods)의 물리적 메모리 특성이 함께 고려되면, 시뮬레이션 결과에서 폴트 커버리지의 감소가 명확하게 관찰된다. 마스킹이 고려되었을 때, 10.72%의 정적 결함과 9.52%의 동적 결함에 대한 폴트 커버리지 감소가 관찰되었다. 스크램블링 정보를 사용할 수 없을 때, 80.21% 이웃 패턴 민감 결함의 폴트 커버리지 감소가 관찰되었다. 마지막으로, 물리적 메모리 구조로 인한 전기적 이웃 변화를 고려하면 41.67% 이웃 패턴 민감 결함의 폴트 커버리지 감소가 관찰되었다. 이러한 결과는, 결정론적 패턴이 제한적인 고장 메커니즘만을 다룰 수 있음을 입증한다. 반면에 랜덤 패턴은 더 넓은 고장 메커니즘을 다룬다. 이는 연산 기반 (operation-based) 랜덤 패턴이 600N의 복잡성까지 반복적으로 수행되었을 때 1142개 폴트 모델의 평균 폴트 커버리지가 100%의 수준으로 근접하는 결과로부터 입증되었다 (여기서 N은 메모리 셀의 수). 또한 566개 폴트 모델에 대하여 랜덤 패턴은 결정론적 패턴에 비해 8.54% 적은 시간 복잡성으로 평균 21.97% 더 큰 폴트 커버리지를 갖는다. 둘째로, 결정론적 패턴과 랜덤 패턴으로 폴트 진단 (fault diagnosis) 수행 결과를 제시하였다. 랜덤 패턴으로 폴트 진단을 수행하기 위해, 폴트 시뮬레이션 결과를 시뮬레이션 수행 중 사용된 메모리 모델 및 테스트 패턴과 결합하여 각 메모리 셀에 대한 데이터베이스를 생성하였다. 쿼리 기반 진단 알고리즘을 생성된 데이터베이스에 적용하여 셀 단위로 폴트 진단이 가능하게 되었고, 동시에 랜덤 패턴으로 고장 진단이 가능하게 되었다. 본 연구에서는 30개의 테스트 패턴으로 시뮬레이션 한 346개의 폴트 모델에 대한 시뮬레이션 결과를 사용하여 데이터베이스를 생성하였다. 본 논문에서는, 진단 결과를 단계별로 제시하였다. 첫째로, 22개의 폴트 모델은 March 17N으로부터 재 생성된 12개의 결정론적 패턴으로 완전히 진단되었다. 346개 폴트 모델이 12개의 패턴으로 진단되면 최초 진단되었던 22개의 폴트 모델 중 8개의 폴트 모델만이 완전하게 진단되었다. 3개의 추가적인 결정론적 패턴은 진단 대상 폴트 모델 증가로 인한 약간의 진단 커버리지 손실을 보상한다. 마지막으로, 15개의 추가적인 랜덤 패턴이 42.2% (146개) 폴트 모델을 진단 영역으로 이동시키는 것을 확인함으로써 랜덤 패턴의 이점을 정량화 할 수 있었다. 마지막으로, DDR4 메모리 샘플에 대한 입출력 (input/output)의 타이밍 마진이 검증된 메모리 테스트 환경에서 결정론적 패턴, 랜덤 패턴 및 폴트 모델 기반 패턴을 사용하여 측정되었다. 대상 샘플은 32 GB 용량을 가지며, 1.2 V 동작 전압에서 2133 Mbps 속도로 작동되었다. 본 연구에서는, 모든 메모리 입출력에 대해서 타이밍 마진을 측정하였다. 랜덤 패턴의 결과를 결정론적 패턴의 결과와 비교하면, 모든 입출력에서 타이밍 마진 감소가 관찰되었으며, 평균적으로 15.2% 마진 감소가 관찰되었다. 이것은 메모리 입출력이 랜덤 패턴에 의해 야기되는 복잡하고 혼합된 고장 메커니즘에 심각하게 영향을 받음을 보여주는 결과이다. 폴트 모델 기반 패턴의 결과를 랜덤 패턴의 결과와 비교하면, 폴트 모델 기반 패턴이 더 취약한 결과를 보여준다. 모든 입출력에서 타이밍 마진은 랜덤 패턴보다 작거나 같았고, 평균 및 최대 마진 감소는 각각 5.2% 및 11.8%로 관찰되었다. 이 결과는 메모리 입출력의 성능이 랜덤 패턴의 복잡한 고장 메커니즘의 조합보다도 입출력에 직접적으로 영향을 초래하는 결함 임계 (fault-critical) 패턴에 의해 심각하게 저하됨을 보여주는 결과이다. 그러나, 폴트 모델 기반 패턴과 랜덤 패턴에 의한 입출력 성능 감소 정도의 차이는 상대적으로 크지 않다. 이를 메모리 전체로 일반화하여 생각해보면, 메모리 성능 감소에 심각한 영향을 초래하는 고장 메커니즘이 명확하지 않은 경우, 메모리 테스트 수행 중에 복잡한 고장 메커니즘을 테스트할 수 있는 랜덤 패턴을 사용하는 것이 합리적일 수 있음을 보여주는 결과이다. |A random-access memory (RAM) has constantly developed towards being equipped with lower power consumption, higher speed, and larger capacity by the ongoing needs of the industry. As the impact of memory on industries grows, the importance of testing memories is increasing daily, leading to efforts to systematically test memories. As a means for systematically testing memories, fault models (FMs) and test algorithms are conceptually used. The FM is an explanation of the difference between the expected behavior and the actual behavior of defective memories. This can be achieved through defect simulation using SPICE (Simulation Program with Integrated Circuit Emphasis) after inserting different sizes of defects into several locations of the simulation circuit model. Test algorithms mainly deal with target FMs developed by this procedure. FMs rely on semiconductor process technology and memory architecture. Thus, whenever the memories applying the new process and architecture are developed, it is essential to develop the FMs and test algorithms to properly test corresponding memories. However, advances in semiconductor process technology and memory architecture make fault modeling more difficult as the failure mechanisms within memory become increasingly complex and unpredictable. In addition, since these failure mechanisms occur probabilistically according to the memory constraint, it is unrealistic to describe all these mechanisms as FMs. Test algorithms, which are developed to detect the faults associated with the target FMs, are bound to have fault coverage limitations. As one way to increase fault coverage, various combinations of deterministic address sequences and data backgrounds are combined to the test algorithms to implement deterministic patterns. However, even the deterministic patterns implemented by this method have limitations in testing a wide coverage of failure mechanisms for memories. Therefore, in fields, memory tests are performed by including random memory test patterns in the test suite to make up for the limitations of deterministic patterns and thus to increase the reliability of memories. Although it has been experimentally confirmed that the random patterns test a wider coverage of failure mechanisms than those of the deterministic patterns, no systematic studies have been performed providing clear evidence why random patterns have such a better performance in terms of testing. Accordingly, in this dissertation, research results showing random pattern benefits were quantified using the in-house memory fault simulator and memory tester. In this dissertation, the research results were shown in three parts. Firstly, the fault coverage consequences of deterministic and random patterns were discussed. Fault coverage calculations were performed by the internally developed memory fault simulator that allows describing all kinds of memory models, FMs, and test patterns; memory fault simulations were performed on the 1 kB area of the example memory model, for fault coverage analysis. For fault coverage evaluation of deterministic patterns, 56 static faults, 126 dynamic faults, and 192 neighborhood pattern-sensitive faults (NPSFs) were simulated with March MSS, March MD2, and March 12N patterns, respectively. From the simulation results, the reductions in fault coverages were clearly observed when the physical memory characteristics of electrical masking, address scrambling, and electrical neighborhoods were considered. When masking was considered, fault coverage reductions of 10.72% static faults and 9.52% dynamic faults were observed; when address scrambling was not available, the fault coverage reduction of 80.21% NPSFs was observed. Finally, considering electrical neighborhood changes due to the physical memory structure, the fault coverage reduction of 41.67% NPSFs was observed. From these results, it was demonstrated that deterministic patterns could only cover the limited failure mechanisms. On the other hand, random patterns cover wider failure mechanisms. This was demonstrated by the average fault coverage of 1142 FMs approaching nearly 100% when the operation-based random patterns were repeatedly performed up to the complexity of 600N, where N is the number of memory cells (or addresses). Additionally, when fault coverages of 566 FMs for random patterns were compared to those for deterministic patterns, the average fault coverage was 21.97% greater with an 8.54% less time complexity. Secondly, the results for fault diagnosis performed by deterministic patterns and random patterns were presented. To perform fault diagnosis with random patterns, the fault simulation results were combined with the memory models and test patterns used in the simulations to create databases for each memory cell. By applying the query-based diagnosis algorithm to the databases, the diagnosis can be performed on a cell-level basis, which enables fault diagnosis with random patterns. In this study, databases were generated with the simulation results of 346 FMs simulated by 30 test patterns. In this dissertation, the diagnosis results were presented by steps. Initially, 22 FMs were diagnosed with 12 deterministic patterns reproduced from March 17N, and the results showed that 22 FMs were diagnosed fully. When the 12 patterns were used with 346 FMs for diagnosis, only 8 FMs from the original 22 FMs showed the full diagnosis coverage. With 3 additional deterministic patterns, diagnosis coverage increased to compensate for coverage loss due to FM increase. Finally, 15 additional random patterns provided additional diagnosis coverage; 42.2% of the FMs (146 FMs) were newly shifted to the diagnosis region; this was the result that the benefits of random patterns were quantified. Finally, Input/Output (I/O) timing margins for DDR4 memory samples were measured using deterministic patterns, random patterns, and FM-based patterns, with the validated memory testing environment. The target sample had 32 GB capacity, and it was operated with a voltage of 1.2 V and a speed of 2133 Mbps; in this study, the timing margins were measured for all memory I/Os. When random patterns were used, timing margin reductions could be observed for all I/Os compared to the use of deterministic patterns, and the margin reduction of 15.2% was observed on average. This shows that memory I/Os can be affected by more seriously with complex and blended failure mechanisms induced by random patterns. When comparing the results of the FM-based and the random patterns, FM-based patterns show more vulnerable results; for all I/Os, timing margins were less than or equal to those of random patterns; the average and the maximum margin reductions of 5.2% and 11.8 were observed, respectively. This result showed that memory I/Os were severely degraded by the fault-critical patterns affecting the I/Os than the combination of several failure mechanisms in random patterns. However, since the difference between FM-based and random patterns is relatively small, using random patterns in memory testing is not a bad choice when the failure mechanisms in memory are not clear.