전류재사용 블리딩 증폭을 이용한 CMOS 주파수 혼합기 및 저전력 버퍼를 이용한 CMOS 하위 샘플링 PLL

Abstract

본 논문에서는 전류 재사용 블리딩 증폭을 이용한 CMOS 주파수 혼합기 및 저전력 버퍼를 이용한 CMOS 하위 샘플링 위상 고정 루프 대하여 연구하였다. 전류 블리딩 기법은 주파수 혼합기의 LO단과 병렬적으로 전류원을 삽입하여 LO 단에서 발생하는 잡음을 줄여주는 기법으로 주로 전류원을 추가 시킨다. 본 논문에서는 전류 재사용 블리딩 증폭 기법은 기존 블리딩 단을 첫번째 입력 단으로 이용하여 RF 단을 거쳐 추가적인 증폭을 해주는 기법으로 전류 블리딩의 장점은 그대로 이용하면서 변환 이득 또한 증가시키는 구조를 제안하였다. 하위 샘플링 위상 고정 루프는 기존 위상 고정 루프의 경우 Phase Detector 및 Charge Pump 등의 시스템의 주파수 대역 내의 잡음 성분들이 디바이더의 비의 제곱 배 만큼 위상잡음이 증가되는 현상을 줄일 수 있는 구조이다. Phase Detector를 샘플링 스위치로 구성하여 중심회로내에 디바이더를 제거하는 구조이다. 하지만, Phase Detector를 샘플링 스위치로 구성하면서 발생하는 문제들로 인해 Spur 및 BFSK 현상들이 발생하게 된다. 이를 해결하기 위해 기존 연구들에서는 버퍼등을 삽입하여 샘플링 스위치와 VCO 간의 격리를 하였지만, 전력이 많이 소모되는 단점이 있다. 따라서, 본 논문에서는 저전력 버퍼를 제안하였다. 버퍼와 샘플링 스위치를 함께 구현하는 샘플링 버퍼와 버퍼를 기준 신호에 따라 꺼서 전력소모를 줄이는 스위칭 버퍼를 제안하였다. 따라서 SSPLL의 장점을 유지하고 저전력 시스템을 달성하였다. 본 논문에서는 믹서는 Samsung 65 nm 공정을 사용하였고, 시뮬레이션은 Cadence Spectre-RF 를 사용하였고, 입력 주파수가 2.4 GHz 에서 변환 이득 14.64 dB, 100 MHz 주파수에서의 잡음 지수 7.23 dB, IIP3 가 -15.89 dBm 의 값을 가졌고, 회로 전체의 전력 소모는 3.82 mW 이다. 제안된 SSPLL은 Samsung 28 nm 공정을 사용하였고 Cadence 시뮬레이션과 Matlab을 사용하여 검증하였다. 출력주파수는 2.7 GHz 이고, RMS jitter는 10 KHz 에서 100M 범위에서 164 fs이며 전력 소모는 1.68 mW이다.