Full metadata record
DC Field | Value | Language |
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dc.contributor.author | 박성주 | - |
dc.date.accessioned | 2021-03-03T02:11:09Z | - |
dc.date.available | 2021-03-03T02:11:09Z | - |
dc.date.issued | 2001-10 | - |
dc.identifier.citation | 전자공학회논문지-SD, v. 38, no. 10, page. 58-64 | en_US |
dc.identifier.issn | 1229-6368 | - |
dc.identifier.uri | https://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE00404881 | - |
dc.identifier.uri | https://repository.hanyang.ac.kr/handle/20.500.11754/160116 | - |
dc.description.abstract | 현재의 IEEE 1149.1 바운다리스캔 표준안은 보드나 내장 코어의 연결선상의 지연고장은 점검 할 수 없다. 본 논문에서는 표준안에 위배되지 않게 TAP 제어기를 수정함으로 시스템 클럭 속도에서 지연고장을 점검 할 수 있는 기술을 개발하였다. 실험을 통해서 본 논문에서 제안한 방법이 기존의 방법보다 추가되는 면적이 적음을 보였다. Delay defects on I/O pads, interconnections of a board, or interconnections among embedded cores can not be tested with the current IEEE 1149.1 boundary scan design. This paper introduces a simple design technique which slightly modifies the TAP controller to test delay defects at system speed. Experimental design shows that the technique proposed requires much less area than a commercial approach. | en_US |
dc.description.sponsorship | This research has been Supported in part by Korea Science and Engineering Foundation(under contact 2000-1 30200 002-3). | en_US |
dc.language.iso | en_US | en_US |
dc.publisher | 대한전자공학회 | en_US |
dc.title | 지연고장 점검을 위한 효율적인 IEEE 1149.1 바운다리스캔 설계 | en_US |
dc.title.alternative | An Efficient IEEE 1149.1 Boundary Scan Design for At-Speed Delay Testing | en_US |
dc.type | Article | en_US |
dc.relation.journal | 전자공학회논문지 | - |
dc.contributor.googleauthor | 김태형 | - |
dc.contributor.googleauthor | 박성주 | - |
dc.relation.code | 2012101087 | - |
dc.sector.campus | E | - |
dc.sector.daehak | COLLEGE OF COMPUTING[E] | - |
dc.sector.department | DIVISION OF COMPUTER SCIENCE | - |
dc.identifier.pid | paksj | - |
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