Histogram 기반 자가보정 SAR 아날로그-디지털 컨버터

Abstract

Successive-approximation-register(SAR)구조의 analog-to-digital converter(ADC) 의 양산과정에서 발생하는 capacitor mismatch는 ADC linearity를 감소시키고, 이는 심각한 yield loss의 원인이 된다. 칩의 집적도와 복잡성이 증가됨에 따라 capacitor mismatch 불량으로 인한 yield 감소가 더욱 심각 해진다. 본 연구에서는, 이러한 capacitor mismatch로 인한 칩 불량률을 줄이기 위해 효율적인 foreground self-calibration 방법을 제안한다. Conventional production testing 방법인 histogram linearity test method의 수학적 모델과 production testing의 결과의 일부를 재사용해 mismatch된 capacitance를 계산하고, on-chip 상에서 variable capacitor의 capacitance를 보정하여 SAR ADC의 capacitor들의 비율을 정상상태로 유지해 fallout을 줄이게 된다. 따라서, 추가적인 시간을 거의 요구하지 않게 된다. 본 논문의 aim은 추가적인 시간 없이 production testing의 yield를 증가시키는 foreground self-calibration technique 개발이다. 본 논문의 초반부인 Chapter 2와 3에서는 SAR ADC의 구조 및 기본동작 및 histogram linearity test method를 설명한다. 특히, capacitor mismatch가 존재하는 SAR ADC 동작을 수학적으로 modeling하여 digital output을 도출하는 과정을 자세히 설명한다. 그 다음, Chapter 4와 5에서는 본 논문에서 제안하는 calibration 방법을 설명한다. Chapter 4에서는 SAR ADC내부의 CDAC에서 발생한 capacitor mismatch를 측정하는 방법을 수학적으로 modeling하고, 이후에 variable capacitor를 이용하여 weight를 보정하는 방법을 설명한다. Chapter 5에서는 제안방법을 적용하기 전과 후의 결과를 time domain, static performance 그리고 dynamic performance측면에서 비교 분석한다. Simulation 결과는 약 0.78 LSB의 DNL향상과 약 3.78 LSB의 INL향상을 보여주었다. 또한, SNR은 약 9.62 dB, THD는 약 15.31 dB, SINAD는 약 11.36 dB, ENOB는 약 1.84만큼의 향상을 보여주었다.