Gigabit Ethernet을 위한 Clock Data Recovery Circuit 설계

Abstract

최근 광통신 시스템에서 더 높은 clock속도와 더 낮은 supply voltage를 요구하면서 clock and data recovery는 날로 어렵고 중요해 지고 있다. 또한 이러한 광통신 시스템에서는 부하를 줄이기 위해 클락 신호 없이 데이터만을 전송한다[1]. 그래서 전송되는 데이터에서 추후 처리를 위해 동기 된 클락을 추출하고 이 클락을 가지고 데이터를 복원하는 방법을 사용한다. 이러한 기능을 수행하는 회로가 바로 clock data recovery circuit인 것이다. 본 논문에서는 Gigabit Ethernet용 광수신기에 사용될 수 있는 1.25Gb/s 용 CDR을 설계하였다. 본 논문에서 설계한 CDR의 주요 구성요소로는 Phase/Frequency Detector, Voltage-controlled Oscillator (VCO), V/I Converter, LPF(Low Pass filter) 등이 있다. Phase Detector는 Half-Rate에서 동작하는 뱅뱅특성을 나타내는 Half-Rate Phase Detector (PD)와 Frequency Detector (FD)를 이용하여 설계하였다. VI_Converter는 Frequency Detector와 Phase Detector에서 나오는 두 개의 Differential Control line을 한 개의 Single Control line로 만들어주어 VCO를 Control할 수 있게 설계하였다. 또한 CDR을 구성하는 모든 Logic들은 1GHz에서 동작할 수 있는 Differential Current Mode Logic을 이용하여 Single rail Logic을 사용할 때 보다 Slew Rate가 두 배가 되어 동작속도를 거의 두 배로 개선하였다.; CDR(Clock Data Recovery) has been widely used in wireless communication systems. In the past, they were fabricated in BJT or Bi-CMOS processes. Recently, CDRs in CMOS processes are designed and published, and their performances are close to BJT or Bi-CMOS counterparts. In this research, a CMOS CDR at 1.25Gb/s for FTTH has been proposed in this paper. A ring type VCO with fully-differential and symmetric-load was used in order to lower supply noise and have self-biasing by itself. It a uses V-I converter(Voltage to current converter) and a full swing buffer to make a good linearity performance at VCO output signal. The proposed CDR was designed using a 0.25um CMOS technology with 2.5V supply voltage. It operates at 1.25Gb/s and peak-to-peak jitter is 1.43ps and total power dissipation is 20mW. All simulations were verified by Hspice. The CDR in this paper can be used for the components of systems that require low jitter and than power dissipation.