얇은 주석 층을 이용한 솔더 접합부의 시효처리에 따른 신뢰성 연구

Abstract

3D 패키지를 적용한 SIP(System in Package)는 칩이 차지하는 면적을 크게 감소시키고 패키지의 무게와 부피를 최소화하는 장점을 가지고 있어 이동통신 기기 및 경량/다기능화가 요구되는 제품을 실현시키는 새로운 패키지 기술로 각광받고 있다. 3D 패키지 기술에 있어서 IC 칩을 적층할 경우 칩간의 효과적인 전기적 연결 방법을 필요로 하게 된다. 현재 사용하고 있는 wire bonding을 이용한 칩간의 연결은 기판을 경유한 연결이고 각각의 접합을 개별적으로 실시해야 하므로 공정시간이 길어지게 되는 단점과 wire 에 의한 칩 면적의 증가와 제한이라는 문제점, wire 길이에 의한 신호 delay 문제, wire에 따른 short의 문제점등을 지니고 있다. 이에 반해 bump를 이용한 칩과 칩의 직접적 연결은 소수의 공정으로 웨이퍼 상의 모든 칩에 bump를 형성하고 일괄적으로 접합할 수 있는 장점이 있으며 최단의 전자 이동경로를 가능하게 하므로 적층된 칩간의 전기적 연결 방법 중 가장 효과적이라고 할 수 있다. 이러한 3D 패키지에서 Bump를 이용한 고집적화된 IC 칩의 bump 와 bump 접합을 가능하게 하기 위해서는 미세 pitch size의 균일한 bump의 형성이 요구된다. 또한 bump 와 bump 접합 공정 중 발생할 수 있는 열 및 기계적 응력에 의해 칩들의 적층구조가 변형될 문제점이 있다. 따라서 본 연구에서는 칩 과 칩 접합에서 솔더 bump의 접합부의 미세구조가 기계적인 특성에 미치는 영향을 분석한다. 칩과 칩을 적층 할 때마다 솔더 접합부에서는 여러 미세구조가 발생할 수 있다. 이렇게 발생한 미세구조들이 기계적으로나 열적으로 어떤 특성을 가지고 어떠한 영향을 미치는지 연구하고, 또한 이러한 미세구조의 변화에 대한 신뢰성을 평가하기 위해 고온에서의 열처리를 실시하였으며 기계적 특성을 분석하였다. 칩과 칩 접합시 Cu bump에 얇은 layer를 이용하여 접합을 하는 경우가 많이 쓰이는 방법이다. 이런 얇은 layer를 이용하여 접합을 실시할 경우에 접합부의 미세구조를 제어 할 수 있다. 본 연구에서 Cu bump 위에 얇은 Sn layer를 입히고 접합을 시도하여 칩 접합 시 발생할 수 있는 여러 가지 미세구조를 형성 후 aging 처리 전, 후에 따른 미세구조 변화와 시효(aging) 시간에 따라 기계적 특성에 어떠한 영향을 미치는지에 대해서 연구하였다. 먼저 coupon 시편을 제조하여 예비 실험을 실시하였다. Cu plate를 20 mm × 5 mm의 크기로 절단 후 표면을 평탄화를 시켰다. 이렇게 만들어진 Cu plate 위에 Cu 전해도금을 이용하여 Cu 솔더 10 ㎛를 형성 후 그 위에 얇은 Sn layer 1 ㎛를 형성하였다. 이렇게 만들어진 시편을 접합조건을 달리하여 접합을 실시하였으며, 접합은 Thermo-compression bonder를 사용하여 접합을 실시하였다. 접합된 시편의 단면을 주사전자 현미경을 이용하여 관찰한 결과 Sn-rich/ Cu6Sn5상, Cu6Sn5/ Cu3Sn상 그리고 Cu3Sn상의 형성을 관찰 할 수가 있었다. 서로 다른 미세구조를 갖는 시편들을 180℃에서 1000 시간동안 시효(aging)처리를 실시하였으며, 시효(aging)처리 시간에 따라 접합부의 미세구조 변화와 기계적 특성을 분석한 결과 Cu3Sn상만을 가진 시편이 1000 시간 이후에도 기계적 특성이 우수한 것이 관찰되었다. Cu plate를 이용하여 예비 시험을 실시 후 SiO2/Si 웨이퍼를 이용하여 실험을 실시하였다. SiO2/Si 웨이퍼 위에 스퍼터링 시스템을 이용하여 Ti/Au/Cu/Ti의 금속층을 형성 후 Cu 전해도금을 이용하여 범프패턴이 형성된 부분에 100 ㎛ × 100 ㎛의 Cu bump를 형성 하였다. Sn 전해도금을 이용해서 Cu bump 위에 얇은 Sn layer를 각각 1 ㎛와 2 ㎛를 capping 시켰으며 접합 조건을 달리하여 접합을 실시하였다. 접합후의 미세구조는 주사전자 현미경을 이용하여 3가지 타입의 미세구조를 갖는 Sn-rich/ Cu6Sn5상, Cu6Sn5/ Cu3Sn상 그리고 Cu3Sn상을 관찰하였다. 3가지 타입의 미세구조를 갖는 시편을 150℃와 180℃에서 시효(aging) 처리를 실시하였다. Sn-rich/ Cu6Sn5상의 경우, 시효처리를 진행함에 따라 Cu 계면에는 Cu3Sn상과 솔더 접합부에는 Cu6Sn5상이 형성하였다. 500 시간 이후에는 Sn-rich상내에 분산된 Cu6Sn5상이 모두 Cu3Sn상으로 상변화함을 관찰하였으며, 상변화함에 따라 확산 속도가 빠른 Cu 계면에서 kirkendall voids가 형성된 것을 관찰 할 수 있었다. Cu6Sn5/ Cu3Sn상의 경우, aging 시간이 지남에 따라 접합부에 생성되었던 Cu6Sn5상이 Cu3Sn상으로 상변화하였고, Cu 계면에서 kirkendall voids가 관찰되었다. Cu3Sn상의 경우, Cu 계면과 솔더 접합부에 형성되었던 Cu3Sn상의 금속간 화합물에는 큰 변화가 없음을 확인하였다. 시효처리 실시 전 Sn-rich/ Cu6Sn5상, Cu6Sn5/ Cu3Sn상 그리고 Cu3Sn상은 각각 39.2 MPa, 68.2 MPa 그리고 110.1 MPa 의 전단강도 값을 얻을 수 있었다. 각각의 시편을 시효처리를 실시한 결과, Sn-rich/ Cu6Sn5상의 전단강도 값이 500 시간까지 증가하다가 500 시간 이후에 감소하는 경향을 보였으며, 시효처리 전에 접합부의 Sn-rich상에서 일어났던 파괴가 Cu 계면과 Cu 계면에서 생성된 Cu3Sn상사이에서 발생하였다. Cu6Sn5/ Cu3Sn상의 전단강도 값은 시효처리 시간이 지남에 따라 증가하다가 500시간 이후에는 감소하였다. 모든 시편들은 Cu3Sn상으로 상변태하면서 전단강도 값은 증가하나 시간이 지남에 따라 kirkendall voids가 늘어나면서 Cu 계면과 Cu 계면에서 생성된 Cu3Sn상사이에서 파괴가 발생하였다. Cu3Sn상은 시효처리 시간이 지남에 따라 약간 감소하나 일정한 전단강도 값을 가지며, 접합부에 형성된 Cu3Sn상에서 파괴가 발생하였고 시간이 지남에 따라 다른 시편처럼 fracture mode가 바뀌지 않는다. 관찰해 본 결과 kirkendall voids의 형성이 기계적 특성을 저하시키는 것을 확인하였다. Cu3Sn상만이 형성될 경우에는 kirkendall voids가 형성되지 않아 전단강도가 높은 것을 확인할 수 있었다.; The demands are being placed on the production of low power, lowweight and compact packaging technologies for YLSI integrated circuits ,aerospace and military applications In order to meet this demand, manynew three-dimensional packaging technologies are now emerging. Packagingstacking technology that based on conventional packaging technologiessuch as die bonding, wire bonding and molding is currently available.However the long wiring length of the chip to chip interconnection maylimit high-frequency performance. To solve these problems, another 3stacking technology is chip level stacking that based on bump to bumpboudiug process It can miuimize the interconnection length and enablesultrafine-pitch interconnections . The chip to chip bonding process usingCu bumps with Sn capping layers has been developed in the 3D-chipstacking technology. The chip to chip bondiug emthod using Cu bumpwith Sn capping layer has been developed by Advanced ElectronicsTechnologies (ASET) . The chip to chip bonding process using Cu bumpswith Sn capping layers has been developed in the 3D-chipstackingtechnology. The microstructure in the solder joints is very sensitive tothe bonding condition since thin Sn layer was used. In this study wecharacterized the microstructure change of the solder joints formedusing thin Sn layer with various bonding and aging conditions andinvestigated the effect of microstructure on the mechanica1 strength ofthe solder jointsIn case of Cu plate, Cu and Sn capping layers were deposited on the Cuplates using electroplating method. The thickness of Sn capping layerwas about 1㎛. Solder joints were formed by joining the Sn/Cu and Sn/Cucoupons (2O mm × 10 mm) at 210 - 27O℃ under 40 - 80 MPa using thermalcompression bonder The dimension of solder joints was S mm × 5 mm. Theaging treatments performed at 180℃ up to 2000 hours . The shear strength of the solder joints was measured by shear test . The contact resistance was measured using four-point-probe method The microstructure of thesolder joints before and after aging was analyzed using scanningelectron microscopy (SEM) with the energy dispersive spectrometry (EDS)In case of Cu bump, Ti (50 nm)/ Au (50 nm)/ Cu (1 ㎕)/ Ti (50 nm) thinfilms were deposited on SiO₂/si wafer for conductive lines using DCmagnetron sputtering system. The Cu bump was formed by electroplating,and Sn capping layer were fabricated using electroplating method. The Cubump size was 100 ㎕ square and 10 ㎕ in thickness. The thickness of Sncapping layer was about 1 ㎕ Solder joints were formed by joining theSn/Cu pad and Sn/Cu bump (100 ㎕× 100 ㎕m) at 245 - 270℃ under 00 MPausing thermal cmpression bonder. The test chips have been annealed inan oven at 150℃ and 180℃ up to 1000 hr The shear strength of thesolder joints was measured by shear test . The microstructure of thesolder joints before and after aging was analyzed using scanningelectron microscopy(SEM) with the energy dispersive spectrometry (EDS)Three different types of microstructure were obtained in the solderjoints after joining In the 1st type, the solder joint consisted of Snrich phase In the center region and Cu_(6)Sn_(5) intermetallic in the Cuinterface. In the 2nd type, the solder joint composed of Cn_(6)Sn_(5) in the interior with Cu₃Sn in the both interfaces. In the 3rd type, only Cu₃Snphase was observed in the solder joints. The microstructure consistingSn and Cu_(6)Sn_(5) (typeⅠ) or and Cu_(3)Sn (typeⅡ) tended to transformedto Cu_(3)Sn and Cu_(3)phase became a dominant phase with aging in allspecimens. Kirkendall voids formed during aging. The void formationduring aging was characterized in each microstructure and the effect ofvoid formation on the mechanical structure will be discussed.