GPS 수신기를 위한 주파수 합성기 설계

Abstract

본 논문에서는 1.57GHz GPS L1 Band에서 동작하는 무선 수신기를 위한 주파수 합성기를 제안하였다. Quadrature LO(Local Oscillator)신호를 생성하는 주파수 합성기는 전력 소모를 줄이기 위하여 캐스코드 VCO, 1/2 주파수 분주기(Cascode Voltage Controlled Oscillator, 1/2 Frequency Divider)를 포함한다. 캐스코드 VCO, 1/2 주파수 분주기는 바이어스 전류를 공유함으로 전력 소모를 최소화시킬 수 있었다. 간단한 구조로 설계한 주파수 합성기는 저전력으로 동작하면서 낮은 위상 잡음, 작은 I/Q 신호 위상 에러 효과를 얻을 수 있었다. 회로의 설계는 TSMC 0.18μm CMOS RF 공정으로 1.8V의 전원 전압을 사용하였다. 측정된 캐스코드 VCO, 1/2 주파수 분주기는 1.43～1.65GHz의 주파수에서 동작하며, 1.8mA의 전류를 소모한다. 또한 1MHz Offset에서 -120dBc/Hz의 위상잡음과 함께, 1.1˚의 I/Q 신호 위상 에러를 나타낸다. 또한 측정된 주파수 합성기는 In-Band(100kHz 이하)에서 -70dBc/Hz 이하, Out-Band(1MHz 이상)에서 -119dBc/Hz 이하의 위상 잡음을 가지고, -50dBc 이하의 Spur 레벨, 3˚이하의 I/Q 신호 위상 에러를 갖는다.; This paper proposed a frequency synthesizer for a wireless receiver operating in 1.57GHz GPS L1 Band. The frequency synthesizer, which is generating quadrature local oscillator(LO) signals, includes a cascode voltage controlled oscillator(VCO), divide-by-two frequency divider to reduce the power consumption. The power consumption is minimized by sharing the bias current. The frequency synthesizer with a simple structure represents low phase noise, small I/Q phase error and low power consumption. The designed circuit has been integrated in a TSMC 0.18μm CMOS RF technology using a 1.8V supply. The measured cascode VCO, divide-by-two frequency divider operates in a frequency of 1.43～1.65GHz while consuming 1.8mA. The measured phase noise is -120dBc/Hz at 1MHz offset and phase error between the In-phase and Quadrature-phase signals is 1.1˚. Also the frequency synthesizer shows a measurement result of phase noise which is less than -70dBc/Hz in In-Band(Under 100kHz), less than -119dBc/Hz in Out-Band(Over 1MHz). It has spurious level under -50dBc, I/Q signal phase error under 3˚.