메모리 대역폭 감소를 위한 H.264/AVC VBSME 하드웨어 구조

Abstract

본 논문에서는 H.264/AVC에서 메모리 대역폭(memory bandwidth)을 줄이기 위한 가변블록 크기 움직임 추정(variable block size motion estimation) 하드웨어 구조를 제안한다. 메모리 대역폭은 큰 이미지 사이즈와 탐색 영역(search area)을 갖는 고화질 영상에서 시스템 성능 한계와 전력소모에 큰 영향을 주는 요소이다. 제안된 구조에서는 Meander-like scan 방법을 사용하여 이웃하는 비교 블록이 수평과 수직방향 모두 중첩할 수 있게 하였으며, 중첩되는 데이터를 내부 SRAM에 저장함으로써 메모리 대역폭을 줄일 수 있었다. 또한 인접하는 탐색 영역의 중복을 위해 각 줄의 픽셀 데이터를 저장하기 위한 외부 SRAM구조를 사용하여 재 사용률을 높일 수 있었다. 따라서, 내부와 외부 메모리의 중첩되는 데이터를 재사용함으로써 많은 메모리 대역폭을 줄일 수 있었다. 이 구조는 Verilog HDL로 구현하였으며, modelsim을 사용하여 시뮬레이션 하였다. 탐색 영역 [-16, +15], 720x576 영상 사이즈 30fps(frame per second)를 주파수 50MHz에서 실시간으로 처리 가능하다.; In this thesis, we propose an efficient VLSI architecture to minimize the memory bandwidth for the variable block size motion estimation (VBSME) in H.264/AVC. The proposed architecture can fully reuse the over-lapped searching area in the horizontal direction to reduce the memory bandwidth and obtain 100% hardware utilization of the frame level by using the "meander-like" scan and the proposed external memory architecture. The architecture can efficiently reuse data to decrease external memory access and internal memory access. Under a clock frequency of 50MHz, the simulation result shows that the architecture can achieve the real-time processing of 720x576 picture size at 30fps with the search area of [-16, +15].