SOI 기판 내 상층 실리콘 두께에 따른 1T-DRAM 소자의 메모리 마진 의존성 연구

Abstract

시스템의 높은 집적도가 요구되어지면서 스케일 다운이 불가피한 DRAM은 현재 셀 사이즈(스케일 다운)측면에 있어서 큰 어려움을 맞고 있다. 30nm 이하 technology에서 1.6um이상의 적층 구조의 커패시터는 공정이 복잡하고 커패시터가 쓰러지는 현상이 발생한다. 이러한 문제를 해결하기 위해 최근 SOI기판상에 floating body effect(FBE)를 이용한 1T-DRAM이 기존의 DRAM을 대체할 소자로 각광받고 있다. 1T-DRAM은 커패시터없이 하나의 트랜지스터를 가지고 트랜지스터 내부에 전하를 저장하여 메모리로 구동하여 스케일 다운이 용이하며 공정이 간단한 장점을 가진다. 또한 매몰 산화층과 상층 실리콘의 두께를 조절하여 원하는 특성을 얻을 수 있다. 1T-DRAM은 킹크효과를 이용하여 문턱전압의 변화로 메모리 동작을 하는 기본 메커니즘을 가지고 있다. 현재 1T-DRAM의 특성을 향상시키기 위한 연구가 활발히 진행되고 있다. 본 연구에서는 전 공핍영역 SOI구조에서 상층실리콘 두께에 따른 1T-DRAM의 전기적 특성을 시뮬레이션과 실험을 통해서 알아보았다. 1T-DRAM을 상층 실리콘을 20nm에서 70nm까지 두께별로 제작하여 두께에 따른 특성을 알아보았다. 소자를 제작하기 위한 상층 실리콘 두께가 72.3nm인 SOI기판을 습식 식각을 통해 6가지 상층 실리콘 두께를 가진 시료를 제작하였다. TEM사진으로 확인한 결과 SOI기판의 top silicon의 두께가 15.5nm, 26nm, 36.7nm, 45nm, 53.2nm, 그리고 72.3nm까지 6 종류의 소자가 제작되었다. 게이트 산화막은 8nm를 증착하였고 매몰 산화막이 141.9nm인 SOI기판을 사용하였다. 최종적으로 H2와 N2 분위기에서 Post RTA(Rapid Thermal Annealing)를 통하여 소자의 특성을 향상시켰다. 실리콘 상층부가 두꺼워질수록 몸체 효과가 감소하여 전류 레벨이 증가했고 Impact Ionization rate는 두께 증가에 따른 전도 전류 밀도와 수평 전계의 상충관계에 의해 최대값을 보이는 추세를 보였다. 이를 통해서 45nm 두께에서 메모리마진이 최대로 나타났다. 우리는 최초로 1T-DRAM을 위한 최적의 두께가 존재한다는 것을 알아내었고 이러한 최적의 두께가 45nm라는 것을 밝혀냈다.