Side-channel attack에 안전한 새로운 암호 칩 설계 기법

Abstract

Side-channel attack은 통계적인 방법을 사용한다는 장점과 다른 암호 공격법에 대한 상대적인 편리성으로 암호시스템 공격법 중 가장 주목 받고 있는 공격 중 하나이다. 이러한 side-channel attack에서 회로를 방어하기 위하여 많은 종류의 방법들이 제안이 되어 왔다. 그 중 가장 근본적인 level에서 방어하는 방식이 cell level 방어 회로이며, 이 방식의 회로들은 differential power analysis에 강인하지만 기본 cell이 커지기 때문에 상대적으로 면적을 많이 차지하며 전력도 많이 소모가 된다. 또한, 최근에는 입력 값의 delay에 따른 공격법도 제안되어 이러한 방어 회로들의 단점이 부각되고 있다. 따라서 본 논문에는 상대적으로 delay에 강인한 adiabatic logic을 기반으로 하는 differential power analysis 방어 회로에 대해 제안한다. 또한, 이렇게 설계된 새로운 logic을 사용하여 digital 회로를 구성할 수 있는 방법을 제안하며, 구성 예로 AES S-box의 설계 과정과 검증 방법에 대해 소개한다. 마지막으로 전체 회로의 면적을 감소시키기 위하여 가능한 방법들과 좀 더 큰 시스템을 구성하기 위한 방법을 제안한다.