다중화된 곱셈기를 이용한 델타-시그마 A/D 컨버터용 데시메이션 필터

Abstract

빠른 속도와 높은 해상도를 가지면서 파워소모는 적은 델타-시그마 A/D 컨버터는 신호 대역에서는 양자화 노이즈가 감쇄되고 그 밖에서는 점점 증폭되는 noise shaping 특성을 가진다. 그래서 고주파 대역의 불필요한 노이즈를 제거할 디지털 저역 통과 필터가 필요하게 된다. 또한, 신호 대역의 Nyquist 주파수에 비해 훨씬 높은 주파수로 샘플링을 진행하는 오버샘플링 동작을 하기 때문에, 후속으로 배치되는 디지털 신호 처리 단을 위해 A/D 컨버터의 출력 속도를 입력 신호의 Nyquist 주파수만큼 낮춰줄 필요가 있다. 본 논문에서는 저역 통과 필터링과 다운샘플링 동작, 이 두 가지의 기능을 하는 데시메이션 필터를 설계하였다. 한 단의 필터로 구현했을 때 면적과 소비 전력이 많이 소비되는 것을 막기 위해, 다단으로 설계하여 경제성을 높였다. 첫째 단은 곱셈기 없이 연속된 적분기와 미분기만으로 구현 가능한 CIC 필터로, 둘째 단과 셋째 단은 필요한 곱셈기의 개수가 같은 차수의 전형적인 FIR 필터에 비해 절반 가량인 half-band 필터를 연속으로 배치하였다. 또한, 하드웨어적으로 부담이 되는 곱셈기를 빠른 주파수로 다중화하여 공유하여 사용하는 방법으로 half-band 필터 내 면적을 줄일 수 있었다. 데시메이션 필터는 각각 5 MHz, 3.2 MHz의 다른 샘플링 주파수를 가지고 각각 2차와 3차로 다르게 설계한 두 개의 델타-시그마 A/D 컨버터를 위해 두 가지 버전으로 설계하였다. 두 번째 버전의 경우는 이진화 계수에 맞는 binary point scaling 된 계수로 수정하여 구현하고, 향상된 성능을 위해 내부적으로 bit 수를 조정하였으며, 2의 보수를 사용하는 모든 bit를 최대로 활용할 수 있도록 개선시켰다. 첫 번째 설계의 측정 결과와 개선된 두 번째 설계에서의 시뮬레이션 결과를 통해, A/D 컨버터에서 이상적인 필터링을 통해 계산한 신호 대역 내 신호 대 잡음비(Signal to Noise Ratio, SNR)를 만족시키도록 데시메이션 필터를 설계하였음을 알 수 있다. 측정은 FPGA 보드와 ASIC 설계 보드를 통해 이루어졌으며 ASIC으로 설계된 필터는 첫 번째 버전에서는 430 x 430 um^2 , 두 번째에서는 500 x 500 um^2 의 크기로 Place and Route 되었다.