HEVC 디코더를 위한 CU 레벨 병렬화 기법

Abstract

본 논문에서는 기존 MPEG-4 AVC/H.264의 High profile 대비 2배의 압축률 향상을 목표로 표준화를 진행하고 있는 차세대 코덱 HEVC의 Decoder의 속도를 높이기 위한 방안으로 CU 단위 병렬화 방법을 제안한다. 차세대 코덱은 압축효율을 증가시키기 위해서 시간을 많이 소모시키는 복잡한 툴들을 지원하고 있다. 이는 실시간 코덱에 대한 부담감으로 작용되기 때문에, 표준을 제정하는 전문가들은 속도 개선을 위해서 병렬화 연구 또한 동시에 진행을 하고 있다. 병렬화 기법 중 슬라이스 단위 병렬화와 모듈 내부 병렬화가 대표적으로 논의되고 있지만, 이 두 가지 방법은 각각 시간 지연과 추가 비트 할당이라는 단점이 있기 때문에 이를 극복하기 위한 새로운 병렬화 기법이 요구되고 있다. 본 논문에서는 시간 지연과 추가비트 할당을 극복 가능한 병렬화 기법을 연구하였는데, HEVC 코덱의 구조 분석을 통해 어떻게 병렬화 해야 단점을 극복할 수 있는지 알아보고 단점을 극복한 병렬화 기법이 속도 개선을 할 수 있는지 시간 분석을 통해 알아본다. 본 논문에서는 구조 분석을 통해 알아낸 CU 단위 병렬화 방법을 HEVC Test model reference software 2.1 decoder에 적용하여 Full HD 영상에 대해 Lowdelay에서 평균 19.83%의 속도 개선을 얻었으며, Randomaccess에서 평균 22.63%의 속도 개선을 얻었다.