실리콘 제작 후의 오류 정정을 위한 효율적인 저비용 메탈 재설계 기술

Abstract

본 논문은 집적회로의 설계과정에서 발생한 작은 오류를 적은 비용으로 리페어 하는 방법을 제안한다. 반도체 설계기술의 발달로 회로의 크기가 커지고, 설계 복잡도가 증가하고, 설계 기간이 짧아지면서 설계 오류는 증가하게 되었고, 이는 마스크가 이미 제작된 회로에서도 발생하게 된다. 이를 수정하기 위한 full mask revision 방법은 설계비용과 개발 기간(time-to-market)을 크기 증가시키는 요인이 된다. Full mask revision 으로 인해 발생하는 비용을 줄이기 위해 보통 예비 셀과 metal revision방법을 조합하여 작은 규모의 설계 오류를 리페어 하는 방법을 사용한다. 하지만 metal revision 방법의 경우에도 필요로 하는 비용이 크다. Full mask revision 의 경우 수백만 달러의 비용이 필요하며 metal revision 방법 또한 수만 달러의 비용을 필요로 한다. 따라서 본 논문에서는 revision 할 metal layer의 수를 줄이는 방법을 통해 실리콘 제작 후 리페어 과정에서 비용과 개발 기간을 줄이는 방법을 제안한다. 구체적으로 우리는 검증된 회로 블록 이 아닌 새로운 블록에 예비 셀을 집중하여 설계 과정에서 리페어로 인한 비용 증가를 줄인다. 또한 2 metal layer revision 방법과 회로 분할을 통해 사용하는 예비 셀의 면적을 줄이고 리페어 확률을 높이기 위한 회로 분할 방법을 사용한다. 이 방법은 연장된 핀 (extended pin)으로 인해 지연시간을 증가시킬 수 있기 때문에 회로 타이밍이 매우 중요한 회로 외의 곳에 사용한다. 본 논문의 리페어 방법은 실험 결과 원래 회로의 평균적으로 11.64%의 예비 셀 면적과 24.72%의 확장 핀을 추가하여 하나의 오류에 대해 83.74%, 2개의 오류에 대해 72.22%의 리페어 능력을 보여준다. 또한 본 논문에서는 일반적으로 사용하는 상용 tool에 대해 본 논문의 방법을 사용하기 위한 기술을 제안한다.