Full metadata record
DC Field | Value | Language |
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dc.contributor.author | 박성주 | - |
dc.date.accessioned | 2020-11-03T02:17:36Z | - |
dc.date.available | 2020-11-03T02:17:36Z | - |
dc.date.issued | 2003-01 | - |
dc.identifier.citation | 전자공학회논문지. v,40, no.1, page.52-60 | en_US |
dc.identifier.issn | 1229-6368 | - |
dc.identifier.uri | http://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE00488136 | - |
dc.identifier.uri | https://repository.hanyang.ac.kr/handle/20.500.11754/155158 | - |
dc.description.abstract | IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연 결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다 | en_US |
dc.language.iso | ko_KR | en_US |
dc.publisher | 대한전자공학회 | en_US |
dc.subject | 경계스캔 설계 | en_US |
dc.subject | IEEE 1149.1 | en_US |
dc.subject | P1500 | en_US |
dc.subject | SoC 테스트 | en_US |
dc.subject | 코아 테스트 | en_US |
dc.title | 계층적 SoC 테스트 접근을위한 플래그 기반 코아 연결 모듈의 설계 | en_US |
dc.title.alternative | A Design of Flag Based Wrapped Core Linking Module for Hierarchical SoC Test Access | en_US |
dc.type | Article | en_US |
dc.relation.journal | 전자공학회논문지 | - |
dc.contributor.googleauthor | 송재훈 | - |
dc.contributor.googleauthor | 박성주 | - |
dc.contributor.googleauthor | 전창호 | - |
dc.relation.code | 2012210989 | - |
dc.sector.campus | E | - |
dc.sector.daehak | COLLEGE OF COMPUTING[E] | - |
dc.sector.department | DIVISION OF COMPUTER SCIENCE | - |
dc.identifier.pid | paksj | - |
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