DDR3와 LPDDR3를 위한 자체 보정 위상검파기를 이용한 All-Digital-Delay Locked Loop

Abstract

본 논문에서는 디지털 컨트롤을 기반으로 하는 작은 면적과 적은 전력소모

를 갖는 All-digtial Delay Locked Loop(ADDLL)를 제안하였다. Phase

interpolator(PI)에서 DDR3와 LPDDR3에서 요구하는 성능에 맞춰 5비트로 컨

트롤 하여 최소 지연 단위를 1.875ps로 맞췄으며, Coarse Locking과 Fine

Locking에서 SAR 알고리즘을 이용한 Fast-Locking으로 셋업타임을 최소화

시켰다. 또한 Coarse Locking시 Replica Delay를 피드백 Path에 두지 않아

Latency를 최소화 시켰으며 Phase Detector(PD)에서 가지는 오프셋을 디지털

코드를 이용해 calibration하여 출력신호에서 나오는 오차를 줄였다. 이 시스템

은 96cycle에 Locking을 시켰으며, 출력신호에서 나타나는 지터는 약 6.7ps이

다.