Repository at Hanyang UniversityGRADUATE SCHOOL[S](대학원)ELECTRONICS AND COMPUTER ENGINEERING(전자컴퓨터통신공학과)Theses (Master)
299
0
Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.advisor | 유창식 | - |
| dc.contributor.author | 오승현 | - |
| dc.date.accessioned | 2020-02-11T03:55:46Z | - |
| dc.date.available | 2020-02-11T03:55:46Z | - |
| dc.date.issued | 2020-02 | - |
| dc.identifier.uri | https://repository.hanyang.ac.kr/handle/20.500.11754/123743 | - |
| dc.identifier.uri | http://hanyang.dcollection.net/common/orgView/200000436778 | en_US |
| dc.description.abstract | 본 논문에서는 디지털 컨트롤을 기반으로 하는 작은 면적과 적은 전력소모 를 갖는 All-digtial Delay Locked Loop(ADDLL)를 제안하였다. Phase interpolator(PI)에서 DDR3와 LPDDR3에서 요구하는 성능에 맞춰 5비트로 컨 트롤 하여 최소 지연 단위를 1.875ps로 맞췄으며, Coarse Locking과 Fine Locking에서 SAR 알고리즘을 이용한 Fast-Locking으로 셋업타임을 최소화 시켰다. 또한 Coarse Locking시 Replica Delay를 피드백 Path에 두지 않아 Latency를 최소화 시켰으며 Phase Detector(PD)에서 가지는 오프셋을 디지털 코드를 이용해 calibration하여 출력신호에서 나오는 오차를 줄였다. 이 시스템 은 96cycle에 Locking을 시켰으며, 출력신호에서 나타나는 지터는 약 6.7ps이 다. | - |
| dc.publisher | 한양대학교 | - |
| dc.title | DDR3와 LPDDR3를 위한 자체 보정 위상검파기를 이용한 All-Digital-Delay Locked Loop | - |
| dc.title.alternative | 800-1066MHz All-Digital-Delay Locked Loop with self-calibration Phase Detector for DDR3 and LPDDR3 | - |
| dc.type | Theses | - |
| dc.contributor.googleauthor | 오승현 | - |
| dc.sector.campus | S | - |
| dc.sector.daehak | 대학원 | - |
| dc.sector.department | 전자컴퓨터통신공학과 | - |
| dc.description.degree | Master | - |
- Appears in Collections:
- GRADUATE SCHOOL[S](대학원) > ELECTRONICS AND COMPUTER ENGINEERING(전자컴퓨터통신공학과) > Theses (Master)
- Files in This Item:
There are no files associated with this item.
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.
