면적 효율 및 고 분해능 Vernier Delay Line의 새 구조의 소개

Abstract

본 논문은 면적 효율과 고-분해능을 가지는 Vernier Delay Line의 이전 구조와 성능 측정 그리고 새로운 구조를 소개한다. Time to Digital Converter의 한 종류인 Vernier Delay Line은 두 신호사이의 시간차이를 측정할 수 있는 회로이다. Tin과 Bin을 통해 인가되는 두 신호의 시간차이 t를 측정 할 수 있는 회로이며, 측정 결과는 CLK과 동기 되어 Result를 통해 나오게 된다.[1] Vernier Delay Line을 이용하여 링오실레이터나 PLL(Phase-Lockes Loop) 등의 많은 실험과 연구들이 이루어지고 있고, 더욱 High speed의 실험이 많아지면서 더욱 높은 분해능의 Vernier Delay Line이 필요하다. 그리고 제안된 구조를 이용하여 케이블 길이를 측정할 것이며 이를 응용하면 케이블 내의 신호가 반사 되어 나오는 시간 차이를 이용하여 길이를 측정할 수 있게 하여 신호가 반사 되어 나오는 위치를 알 수 있게 한다. 반사되어 나오는 위치를 알게 된다면 많은 신호의 반사로 인한 왜곡이나 방해들의 해결에 도움이 될 가능성이 있다. Vernier Delay Line의 이전 구조는 처음 신호를 인가하는 부분인 Tin과 다음 신호를 인가하는 부분인 Bin부분과 double inverter 체인으로 구성되어 신호가 나아간다. 그리고 Tin 라인의 inverter 크기와 Bin 라인의 inverter 크기를 다르게 하여 Tin라인의 inverter를 지나가는 시간과 Bin라인의 inverter를 지나가는 시간을 다르게 하여 그 차이만큼 resolution을 가지게 한다. 이 구조로 많은 면적 효율을 가짐과 동시에 높은 분해능을 얻을 수 있었다. 하지만 새로운 구조의 Vernier Delay Line은 Tin라인의 inverter를 지나는 시간과 Bin라인의 inverter를 지나는 시간은 같게 하고 더 낮은 resolution을 얻기 위해 Tin라인에서 inverter와 inverter 사이를 chip 설계 단계 중 layout 단계에서 metal1과 metal2를 via를 통해 겹쳐 연결하여 미세하게 시간을 지연시켜 그 차이를 이용한다. 이 방법을 이용하여 이전의 구조보다 높은 면적 효율과 높은 분해능을 얻을 수 있게 한다. 먼저 면적 효율과 고-분해능을 가지는 Vernier Delay Line의 이전 구조에 대한 설명과 해상도 측정을 위한 실험 방법과 배경을 설명한 후 실제 해상도를 측정을 통하여 결과를 확인하고 그 다음 새로운 구조의 Vernier Delay Line의 Schematic과 layout에 대해 자세히 설명하고 구조에 대한 설명을 한 후 해상도를 시뮬레이션을 통해 확인할 것이다. 그 이후 해상도 측정을 위한 실험 방법과 배경을 설명 한 후 해상도를 측정하고 시뮬레이션과 비교할 것이다.