2008-04 | 효율적인 SoC 테스트를 위한 온/오프-칩 버스 브리지 활용기술에 대한 연구 | 박성주 |
2008-05 | Low-cost scan test for IEEE-1500-Based SoC | 박성주 |
2008-11 | A Design-for-Debug (DfD) for NoC-based SoC debugging via NoC | 박성주 |
2009-01 | Highly Compact Interconnect Test Patterns for Crosstalk and Static Faults | 박성주 |
2009-02 | 스캔 기반 사이드 채널 공격에 대한 새로운 AES 코아 키 보호 기술 | 박성주 |
2009-03 | An Efficient SoC Test Technique by Reusing On/Off-Chip Bus Bridge | 박성주 |
2009-11 | Parallel test method for NoC-based SoCs | 박성주 |
2010-02 | 스캔 설계된 AES 코아의 효과적인 비밀 키 보호 기술 | 박성주 |
2010-07 | A Scan Cell Design for Scan-Based Debugging of an SoC With Multiple Clock Domains | 박성주 |
2010-07 | On-Chip Support for NoC-Based SoC Debugging | 박성주 |
2011-02 | AMBA 기반 SoC의 병렬 코어 테스트를 위한효과적인 테스트 설계 기술 | 박성주 |
2011-04 | Performance Improvement by Logic Sharing on Using Unused Spare Columns for Memory EC | 박성주 |
2011-04 | Multiple cell upsets tolerant content-addressable memory | 박성주 |
2011-08 | Redundancy TSV 연결 테스트를 위한 래퍼셀 설계 | 박성주 |
2011-11 | Efficient use of unused spare columns to improve memory error correcting rate | 박성주 |
2012-09 | Efficient Use of Unused Spare Columns for Reducing Memory Miscorrections | 박성주 |
2012-09 | An Efficient Technique to Protect AES Secret Key from Scan Test Channel Attacks | 박성주 |
2012-12 | Characterizing the Capacitive Crosstalk in SRAM Cells Using Negative Bit-Line Voltage Stress | 박성주 |
2013-01 | TSV 기반 3D IC Pre/Post Bond 테스트를 위한IEEE 1500 래퍼 설계기술 | 박성주 |
2013-07 | 테스트 비용 절감을 위한 스캔체인 기반의 저전력 테스트 패턴 압축기술 | 박성주 |