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Low-Power Analog-to-Digital Converters for the CMOS Image Sensors

Title
Low-Power Analog-to-Digital Converters for the CMOS Image Sensors
Author
전병관
Advisor(s)
권오경
Issue Date
2017-08
Publisher
한양대학교
Degree
Master
Abstract
In recent years, as the resolution and frame rate of the CMOS image sensors (CISs) increase, the analog-to-digital converters (ADCs) for the low-power CISs have been demanded. The single-slope ADCs (SS ADCs) have been widely used for CIS applications. However, they have limitations in achieving a short analog-to-digital (A/D) conversion time and low power consumption, especially in the high bit depth. For the alternative solutions to the SS ADCs, several ADCs such as successive approximation register (SAR ADCs), cyclic ADCs, and  ADCs have been researched for high-speed CISs. The SAR ADC achieves short conversion time and low power consumption, but suffers from large area and high noise level. The cyclic and  ADCs have short A/D conversion time and low noise, respectively. However, the two ADCs require high power-consuming operational amplifiers. This thesis proposes a low-power 10-bit SS ADC using power-gating and multi-clocks, and a low-power 12-bit extended counting ADC (EC ADC) without calibration to reduce the power consumption of CIS applications First, a low-power 10-bit SS ADC using power-gating and multi-clocks is proposed for CISs with a column-parallel readout architecture. The power consumption of the proposed SS ADC is reduced by using a power gating scheme for the comparator and multi-clocks having different frequencies. The proposed SS ADC was designed using a 0.13-m CIS process technology. The simulation results show that the proposed SS ADC has an SNDR of 58 dB and an ENOB of 9.4-bit. In addition, the power consumption of the proposed SS ADC is 9.7 W, which is 59.4 % less than that of the conventional SS ADC. Second, a low-power 12-bit EC ADC without calibration is proposed for CIS applications. The proposed 12-bit EC ADC uses the  ADC and SS ADC to convert the input voltage to the upper 4-bit and lower 8-bit, respectively. It reduces power consumption by sharing a comparator between the  ADC and the SS ADC, and is robust to the inaccurate ramp signal. The 16 LSB linearity error of the ramp signal causes only 1 LSB linearity error of the proposed EC ADC. In addition, the proposed EC ADC improves the ADC linearity without calibration by adjusting the slope of the ramp signal in the lower 8-bit conversion phase according to the capacitance mismatch between the sampling and feedback capacitors. A test chip with 200 readout channels, each including the proposed EC ADC, was fabricated using a 0.18-m CMOS process. The measurement results show that the proposed EC ADC achieves a DNL of +0.4/−0.3 LSB and an INL of +3.5/0 LSB without calibration. In addition, the measured SNDR and ENOB are 65.4 dB and 10.5-bit, respectively. The measured power consumption per ADC is 22 W and the best Walden figure of merit (FOM) in power efficiency is achieved to be 82 fJ/step.
최근 CMOS 이미지 센서(CMOS image sensor: CIS)의 화소 수 및 촬영 속도가 높아짐에 따라 다양한 구조의 저전력 아날로그-디지털 변환기(analog-to-digital converter: ADC)가 개발되고 있다. 적은 면적을 차지하며 높은 선형 성을 가지는 단일-기울기 ADC (Single-slope ADC: SS ADC)가 CIS에 널리 사용되고 있다. 그러나, SS ADC는 고 해상도를 달성하기 위해 A/D변환을 위해 많은 수의 클럭이 필요하기 때문에, 짧은 A/D 변환 시간과 저전력을 구현하는 데 한계가 있다. SS ADC의 단점을 극복하는 대안 책으로 축차 근사 레지스터 형 ADC (Successive approximation register ADC: SAR ADC),  ADC, 및 싸이 클릭 ADC (cyclic ADC)가 연구되고 있다. SAR ADC는 짧은 시간에 A/D 변환이 가능하며, 적은 전력을 소모하나 넓은 면적을 필요로 하며, 잡음이 큰 단점이 있다. 또한, 싸이 클릭 ADC 및  ADC는 각각 짧은 A/D 변환시간을 가지며 적은 잡음을 가지는 장점을 가지고 있다. 그러나, 이 두 ADC는 큰 전력을 소모하는 연산 증폭기를 필요로 한다. 따라서 본 논문에서는 CIS의 소비전력을 줄이기 위한 저전력 10-bit SS ADC와 선형 성을 향상시키면서 저전력으로 구현한 12-bit extended counting ADC를 제안하였다. 첫 번째로, 열-병렬 (column-parallel) 리드아웃 구조의 CIS용 파워게이팅 (power-gating) 기법과 여러 개의 클럭을 사용하여 구현된 저전력 10-bit SS ADC를 제안하였다. 비교기 (comparator)의 소비전력을 줄이기 위한 power-gating기법 및 주파수가 다른 클럭을 사용하여 제안한 SS ADC의 소비전력을 줄였다. 이 제안한 SS ADC는 0.13 m CIS 공정을 사용하여 설계하였다. 모의 실험(simulation) 결과는 제안한 SS ADC의 신호 대 잡음 및 왜곡 비 (signal-to-noise distortion ratio: SNDR)와 유효비트 수 (effective number of bits: ENOB)가 각각 58 dB 및 9.4-bit를 가짐을 확인하였다. 또한 제안한 SS ADC의 소비전력은 기존 SS ADC에 비하여 59.4 % 적은 9.7 W를 달성하였다. 마지막으로 교정(calibration)이 필요 없는 CIS용 저전력 12-bit extended counting(EC) ADC를 제안하였다. 제안한 12-bit EC ADC는 입력 전압을  ADC 및 SS ADC를 사용하여 각각 상위 4-bit 및 하위 8-bit을 분해 한다. 이 것은  ADC와 SS ADC간에 비교기를 공유함으로써, 소비전력을 줄였으며, 톱니 신호(ramp signal)의 부정확성에 영향을 적게 받는다. 즉, ramp signal의 16 LSB 선형에러는 제안한 EC ADC에서 단지 1 LSB 선형에러를 발생시킨다. 제안한 EC ADC는 ramp signal의 기울기가 sampling 커패시터 및 feedback 커패시터 사이의 부조화(mismatch)만큼 변하도록 설계 하였기 때문에 ADC의 선형성에 있어서 교정이 필요 없다. 제안한 EC ADC를 포함한 200개의 리드아웃 채널은 0.18-m CMOS 공정을 사용하여 제작 되었다. 제안한 EC ADC의 측정결과는 교정 없이 DNL이 +0.4/-0.3 LSB 그리고 INL이 +3.5/0 LSB 이다. 또한, SNDR 및 ENOB는 각각 65.4 dB 및 10.5-bit이다. 그리고 ADC당 소비 전력은 22 W이며, 파워 측면에서의 Walden 성능 지수(figure of merit: FOM)는 82 fJ/step을 달성하였다.
URI
http://hdl.handle.net/20.500.11754/33610http://hanyang.dcollection.net/common/orgView/200000430996
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GRADUATE SCHOOL[S](대학원) > ELECTRONICS AND COMPUTER ENGINEERING(전자컴퓨터통신공학과) > Theses (Ph.D.)
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