1차 미스매치 에러 쉐이핑을 적용한 50MS/s 3차 노이즈 쉐이핑 아날로그-디지털 변환기

Abstract

본 논문에서는 1차 Mismatch Error Shaping (MES)과 3차 Noise Shaping (NS)을 사용한 Successive Approximation Register (SAR) 아날로그-디지털 변환기(Analog to Digital Converter)를 소개한다. 전력 소비를 줄이고 샘플링 속도를 높이기 위해 Fully dynamic Hardware Reusing(HR) 구조를 사용한다. 이 구조를 사용하게 되면, 기존의 차수마다 필요했던 적분기를 하나만 사용할 수 있게 되고, 비교기에서 사용되는 입력이 한 쌍만 필요하게 되므로, 면적을 줄일 수 있고, 전력 소모와 비교기의 입력참조 잡음을 최소화한다. 3차 잡음 쉐이핑을 구현하기 위해 Error-Feedback, Cascaded Integrator FeedForward (EF-CIFF) 구조를 사용하고 Open loop gain을 얻기 위해서 2개의 Floating Inverter Amplifier(FIA)를 연결한 구조를 사용했다. 또한 해상도를 높이고 캐 패시터 디지털-아날로그 변환기(Capacitor DAC) Mismatch로 인한 harmonic distortion을 제거하기 위해 Two level digital prediction 과정을 포함한 Mismatch Error Shaping(MES) 방식을 구현했다. 28나노미터 CMOS 공정을 사용한 제안된 ADC의 SPICE 레벨 시뮬레이션 결과는 1.56MHz 대역폭 (오버 샘플링 비율 (OSR) = 16)에서 85dB의 신호 대 잡음 왜곡 비율 (SNDR)을 보여줬다.