하이브리드 드라이버를 이용한 초고속 멀티 레벨 송신기

Abstract

This thesis presents a high-swing 100 Gb/s eight-level pulse amplitude modulation (PAM-8) transmitter (TX) for next generation wireline communication systems. To achieve speeds exceeding 100 Gb/s, the transmitter utilizes high-order PAM signals. While a multi-level transmitter can attain higher overall speeds compared to NRZ signals, it faces the issue of vulnerability in Signal to Noise Ratio (SNR). To address this vulnerability in SNR, this paper presents a driver structure employing high output swing. The proposed high-speed transmitter comprises a clock signal path consisting of a Clock Receiver, Clock Divider, and Phase Selector, while the data signal path is structured through a Scan Array, Back-end Serializer, 4:1 Serializer, Pre-Driver, Driver, and T-coil. The core of this research introduces a hybrid current-mode driver structure wherein the Main tap adopts a tailless current-mode structure without utilizing current sources and combines a cascode current-mode structure for the FFE tap. Leveraging the high current density of the tailless current-mode structure for the Main tap aims to minimize undesired parasitic capacitance effects and employs the wide range of coefficients from the cascode current-mode structure and its high output resistance for the FFE tap. Furthermore, to effectively eliminate Inter-Symbol Interface (ISI) arising from the channel following the PAM and driver stages, a 3-tap FIR Shuffler is implemented to apply 3-tap FFE. The transmitter circuit proposed in this paper was designed using the TSMC 40-nm process. In the validation phase, supply voltages of 2.4 V and 1V were utilized. The transmitter was designed to achieve a maximum data transmission speed of 120 Gbps (40 GBaud * 3bit) using PAM-8 signals. The total area of the transmitter circuit is 0.186, and it consumes 443 mW of power with supply voltages of 2.4V and 1.2V.|본 논문에서는 100Gb/s 이상의 초고속 송신기를 위해 PAM-8(Pulse Amplitude Modulation) 신호를 이용한 높은 출력 스윙의 하이브리드 드라이버를 사용한 송신단 회로를 제안한다. 100Gb/s 이상의 속도를 달성하기 위해 송신기에서는 고차의 PAM 신호를 이용하였다. Multi-Level을 이용한 송신기는 상대적으로 NRZ 신호보다 전체적으로 높은 속도를 달성할 수 있지만 SNR에 취약하다는 문제점이 있다. SNR에 취약한 문제점을 해결하기 위해 본 논문에서는 높은 출력 스윙을 이용한 드라이버 구조를 제안하였다. 제안하는 고속 송신기에서 클락 신호는 Clock receiver 및 Clock divider 와 Phase selector로 구성되어 있으며 데이터 신호는 Scan array, Back-end Serializer, 4:1 serializer, Pre-driver, Driver를 거쳐 T-coil로 구성되어 있다. 본 연구의 가장 핵심인 하이브리드 전류 모드 드라이버 구조에서 Main tap에는 전류원을 이용하지 않는 테일리스 전류 모드 구조, FFE tap에는 캐스코드 전류 모드 구조를 결합한 회로 구조를 제안하였다. 테일리스 전류 모드 구조가 높은 전류 밀도를 갖는 점을 이용하여 가장 전류를 많이 흘려야 하는 Main tap에 사용하여 원하지 않는 기생 커패시턴스 효과를 최소화 시켜주고 캐스코드 전류 모드 구조의 넓은 범위의 FFE tap의 계수와 높은 출력 저항을 갖는다는 점을 이용하여 FFE tap에 사용하였다. 또한, PAM과 드라이버의 다음 단에 존재하는 채널로부터 발생 되는 ISI(Inter-Symbol Interface)를 효과적으로 제거하기 위해 3-tap FIR Shuffler를 이용하여 3-tap FFE를 적용하였다. 본 논문에서 제안하는 송신기 회로는 TSMC 40nm 공정에서 설계되었으며 검증 과정에서는 2.4V, 1V의 공급 전압, 측정 과정에서는 2.4V, 1.2V의 공급전압이 사용되었다. 송신기에서는 PAM-8 신호를 이용하여 최대 데이터 전송 속도인 120Gbps (40GBaudps * 3bit)를 달성할 수 있도록 설계 하였다. 전체 송신기 회로의 면적은 0.186 이며 2.4V 와 1.2V의 공급전압을 사용하여 443mW의 전력을 소모한다.