디지털 자가보정 기반 Split-CDAC SAR Analog-Digital Converter 설계

Abstract

Split-SAR ADC는 공정의 process variation으로 기인한 design mismatch와 parasitic capacitance가 ADC의 linearity를 심각하게 저하시키는 문제가 발생한다. 특히, split-SAR ADC의 linearity를 결정하는 capacitive-digital-to-analog-converter (CDAC)의 linearity는 most-significant-bit (MSB)-array의 capacitor들의 mismatch, least-significant-bit (LSB)-array의 parasitic capacitance들, bridge-capacitor의 parasitic capacitance, 그리고 bridge-capacitor의 mismatch에 의해 주요하게 감소한다. 이러한 성능저하를 개선하기 위해, 본 논문은 self-calibration 기반의 split-SAR ADC 설계기법을 제안한다. 우선, offset-injected double conversion based calibration 방식을 사용하여, calibration 목적으로 split-CDAC내의 bridge capacitor를 ideal size보다 크게 설계하여 negative differential-nonlinearity (DNL)을 의도적으로 유도한다. 또한, CDAC내에 선택형 capacitor를 추가하여, 하나의 ADC 입력마다 두 번의 conversion을 수행한다: normal conversion (선택형 capacitor 미참여)과 offset이 추가된 conversion (선택형 capacitor 참여). 이러한 두 번의 conversion 출력값의 차이를 이용해 split-CDAC의 nonlinearity를 계산할 수 있으며, 이를 보정하기 위해 digital domain에서 수학모델을 세워 coefficient들을 결정한다. 이러한 calibration coefficient 연산은 background에서 진행되어 ADC normal operation과 동시에 수행된다. 최종적으로 calibration된 ADC output의 결정은 digital domain내에서 위의 결정된 calibration coefficient들을 ADC output에 적용해 결정된다. 제안하는 process를 위해 요구(추가)되는 hardware는 추가되는 선택형 capacitor와 단순 연산을 위한 작은 digital logic이다. 본 연구의 성능을 검증하기 위해 0.18µm 공정에서 12-bit 20MSPS split-SAR ADC를 설계하였으며, post-layout simulation 결과, calibration 적용 전과 후를 비교했을 때, integral-nonlinearity (INL)는 9.4 LSB 감소했으며, DNL은 0.1 LSB 감소되었고 모든 missing code가 제거되었다. Dynamic performance의 경우, 971 kHz sinusoidal 신호 입력시, signal-to-noise-and-distortion (SNDR)과 spurious-free-dynamic-range (SFDR)는 각각 11.7 dB와 11.2 dB 만큼 향상되었다.