254 0

Optimizing multi-stackable oxide TFT for high integration density by Atomic Layer Deposition

Title
Optimizing multi-stackable oxide TFT for high integration density by Atomic Layer Deposition
Author
최완호
Alternative Author(s)
Wan-Ho Choi
Advisor(s)
박진성
Issue Date
2023. 8
Publisher
한양대학교
Degree
Doctor
Abstract
The recent development of the semiconductor and display industries has required ultra-high-density electronic devices. Consequently, conventional planar-based transistors are limited to patterning for very high densities. Therefore, a new concept is needed to overcome the limitations of patterning for ultra-high-density transistors. Stacked TFTs are a concept introduced to increase the degree of integration, and research has been conducted for several years. Monolithic-3 dimension (M3D) TFTs are a technology for stacking transistors in the vertical direction in electronic devices, and many studies have been conducted. In M3D research, oxide semiconductors are also used as channel materials due to their high mobility and very low off current. Since these stacked oxide TFTs require perfect insulation of the upper and lower layers and excellent semiconductor properties, the deposition method is very important. Atomic layer deposition (ALD) can have superior thin film properties compared to existing PVD and CVD methods. Many groups have already been studying oxide semiconductors using ALD, and insulators have also been studied that ALD has excellent properties. ALD can deposit various materials simply by changing the combination of precursors and reactants. Therefore, the excellent thin film properties and expandability of ALD are sufficient to serve as a basis for research on stacked oxide TFTs. First, all ALD sandwich structures deposited with insulator and oxide semiconductor by ALD produced TFTs. SiO2 and Al2O3 are used in combination with buffer and GI as ALD insulators. When Al2O3 is used as a buffer or GI for all ALD sandwich TFTs, TFT degradation occurs due to hydrogen accumulation. On the other hand, when SiO2 was used as buffer and GI, the TFT was optimized. Next, double stacked bottom (DSB) and double stacked top (DST) TFTs were fabricated. The DST TFT was significantly degraded by MoOx formed between Mo and SiO2 and this affected the distribution of hydrogen. To solve this degradation, the thickness of the interlayer was optimized. The interlayer gives the DSB TFT an annealing effect and becomes a diffusion path for hydrogen accumulated in MoOx. Therefore, it is important to reserve a sufficient diffusion length while minimizing the annealing effect. In the end, it was confirmed that an optimal thickness for the interlayer is between 50-150 nm because it is an annealing effect dominant region in IL over 150 nm and a diffusion effect dominant region in IL below 50 nm|최근 반도체 디스플레이 산업의 발달은 초고집적 전자소자를 요구하게 되었다. 이로 인해 기존의 평면 기반의 트랜지스터는 매우 높은 밀도를 위해 패터닝의 한계를 직면하게 되었다. 따라서 초고집적 트랜지스터를 위해 패터닝의 한계를 극복하기 위한 새로운 개념이 필요한 상황이다. 적층형 TFT는 집적도를 높이기 위해 도입된 개념으로 몇 년 전부터 연구가 이루어지고 있다. LTPO(low-temperature polycrystalline oxide)는 디스플레이 패널 기술로 Si 반도체와 산화물 반도체를 적층하여 두 물질의 장점을 모두 가지는 기술이다. M3D(monolithic 3-dimensional) TFT는 반도체 소자에서 수직 방향으로 트랜지스터를 쌓아 올리는 기술로 소자의 집적도를 증가시키기 위해 많은 연구가 되고 있다. M3D 연구에서도 산화물 반도체는 높은 이동도와 매우 낮은 off 전류로 채널 물질로 사용되고 있다. 따라서 산화물 적층 트랜지스터는 고집적 전자소자를 위한 중요한 기반 기술이 될 수 있다. 이러한 적층형 산화물 TFT는 상하층부의 완벽한 절연과 반도체의 우수한 특성을 필요로 하기 때문에 증착 방식이 매우 중요하다. 원자층 증착법(ALD, atomic layer deposition)은 기존의 PVD(physical vapor deposition)와 CVD(chemical vapor deposition) 방식에 비해 우수한 박막 특성을 가질 수 있다. 이미 많은 그룹들이 ALD를 이용하여 산화물 반도체를 연구하고 있으며 절연체 또한 ALD가 우수한 특성을 가지는 것이 연구되었다. 무엇보다 기존의 증착방식은 반도체는 PVD로 절연체는 CVD로 증착해야하는 번거로움이 있었지만 ALD는 전구체와 반응물질의 조합을 바꾸는 것만으로 다양한 반도체와 절연체 물질을 증착할 수 있다. 따라서 ALD의 우수한 박막 특성과 확장성은 stacked oxide TFT 연구의 기반이 되기에 충분하다. 우선 절연체와 산화물반도체를 ALD로 증착한 all ALD sandwich structure TFT를 제작하였다. 이때 ALD 절연체로 SiO2와 Al2O3를 buffer와 GI로 조합하여 사용하였다. all ALD sandwich TFT는 Al2O3를 buffer나 GI로 사용하였을 때, 수소의 축적으로 인해 TFT의 열화가 일어나는 것을 확인하였다. 반면 SiO2를 buffer와 GI로 사용하였을 때 그 ALD oxide TFT는 최적화되어 0.96 V의 Vth와 28.17 cm2/Vs의 이동도를 가졌다. 다음으로 실제 동일 면상에 소자가 존재하는 stacked TFT로써 double stacked bottom (DSB)과 double stacked top (DST) TFT를 제작하였다. 이때 DST TFT가 Vth가 음의 값을 가지면서 크게 열화되어 원인을 확인하기 위해 SiO2, Mo, ITO 등 다양한 물질을 buffer layer에 사용한 buffer set의 TFT를 제작하여 소자의 전기적 특성과 원소 분포 depth profile을 진행하였다. 이러한 buffer set을 통해 DSB TFT의 게이트 역할을 하는 Mo와 층간 절연막(IL, interlayer)인 SiO2 사이에 MoOx가 형성되어 수소의 분포에 영향을 미친 것을 확인하였다. 이러한 열화를 해결하기 위해 IL의 두께를 최적화하는 실험을 진행하였다. IL은 DSB TFT에 열처리 효과를 주며 MoOx에 축적되는 수소의 확산 경로가 된다. 따라서 열처리 효과를 최소화하면서 충분한 확산 길이를 확보하는 것이 중요하였다. 결국 150 nm 이상의 IL에서는 지나친 열처리 효과로 인해 DSB TFT가 열화되는 annealing effect dominant region, 50 nm 이하의 IL에서는 수소 확산으로 인해 DST TFT가 열화되는 diffusion effect dominant region을 보였다. 결국 stacked oxide TFT는 50-150 nm 사이의 최적화 IL 두께를 가지는 것을 확인하였다.
URI
http://hanyang.dcollection.net/common/orgView/200000682685https://repository.hanyang.ac.kr/handle/20.500.11754/186937
Appears in Collections:
GRADUATE SCHOOL[S](대학원) > MATERIALS SCIENCE & ENGINEERING(신소재공학과) > Theses (Ph.D.)
Files in This Item:
There are no files associated with this item.
Export
RIS (EndNote)
XLS (Excel)
XML


qrcode

Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.

BROWSE