양자내성암호 NTRU의 저면적 하드웨어 구현 방법

Abstract

본 논문에서는 최근 양자컴퓨터의 상용화 시기가 다가오고 있음에 따라, 이에 대응하기 위한 양자내성암호(Post-quantum Cryptography; PQC) 알고리즘 중 하나인 NTRU에 대해 소개하고, NTRU 알고리즘 하드웨어의 효율적인 구현을 위한 경량화 방법을 제시하고 구현 결과에 대해 보인다. 논문에서는 [1]과 비교하여 성능의 저하 없이 저면적화 할 수 있는 방법에 대해 두 가지를 대표적으로 제시한다. 첫 번째는 32-bit 입⋅출력 통신을 이용한 경량화 방식으로, 암호화 완료 후 출력해야 하는 암호문 c를 32-bit bus로 출력하는데 308 clock cycles이 소모된다는 점에 주목하여, 해당 병목 현상을 이용해 소수의 submodule만 사용하여 암⋅복호화에 필요한 연산의 일부를 수행한다. 이는 821개의 submodule을 사용하여 1 clock cycle만에 연산을 완료하는 것과 동일한 효과를 16개만의 submodule로 모두 수행할 수 있도록 하는 설계 방식이다. 논문에서는 대표적으로 t=r⋅h와 메시지 m와의 덧셈 과정에 대해 소개하고 있으며, 그 외의 연산 방식에 대해서도 동일하게 적용되어 있음을 알 수 있다. 두 번째는 레지스터와 타이밍을 고려한 경량화 방식으로, 큰 파라미터를 사용하는 PQC NTRU가 효율적으로 레지스터 자원을 공유하고, submodule을 최소한의 MUX로 유용하게 사용할 수 있는 방법이다. 이러한 방식을 통해 MUX의 개수를 줄이고, 30,000-bit 이하의 레지스터로 모든 연산을 저장하고 활용할 수 있도록 한다. 본 논문에서는 양자내성암호 NTRU 하드웨어에 대해 [1] 대비 Max frequency 1.1GHz의 경우 약 35.5%, 1GHz의 경우 약 31.2%의 면적 경량화를 수행한 설계 결과를 보인다. 더욱이 기존 논문 대비 성능의 저하가 거의 없어, 제시한 방식이 이러한 결과를 갖게 된 설계 방법을 자세히 설명한다.