High-Speed Loop-Unrolled SAR ADC Using Speculative CDAC Switching Control

Abstract

이 논문은 추론적 캐패시턴스 디지털-아날로그 변환기 (CDAC) 스위칭 제어 기능을 갖는 고속 루프 풀림 (loop-unrolled) 연속 근사 레지스터 (SAR) 아날로그디지털 변환기 (ADC)를 제시한다. 제안된 구조에서는 비교기 출력 결정이 완료되기 전에 두 개의 CDAC 이 추론적으로 스위칭하기 때문에 기존의 loop-unrolled SAR ADC 의 CDAC settling 과 관련된 추가 지연이 제거되어 loop-unrolled SAR ADC 의 샘플링 속도는 극대화될 수 있다. 전력 효율적인 CDAC 스위칭 방식은 추론적 CDAC 스위칭 제어에 의해 발생 가능한 전력 비용을 완화시킨다. 제안된 loop-unrolled SAR ADC 는 비교기 오프셋 보정 없이 28-nm CMOS 공정에서 제작되어 1.5-GS/s 의 샘플링 속도를 달성한다. ADC 는 낮은 입력 주파수에서 31-dB 신호 대 잡음 및 왜곡 비율 (SNDR)과 Nyquist 주파수에서 28.6-dB SNDR 을 갖는다. 그리고, 5.8-mW 의 전력을 소비하며 0.0038mm2 의 면적을 차지한다.|This thesis presents a high-speed loop-unrolled successive approximation register (SAR) analog-to-digital converter (ADC) using a speculative capacitive digital-to-analog converter (CDAC) switching control. In the proposed architecture, because the two CDACs are switched speculatively before the comparator output decision is completed, the additional delay related to CDAC settling in the conventional loop-unrolled SAR ADC is eliminated, which maximizes the sampling rate of the loop-unrolled SAR ADC. The power-efficient CDAC switching method mitigates the power overhead by speculative CDAC switching control. The proposed loop-unrolled SAR ADC prototype is fabricated in 28-nm CMOS and achieves a 1.5-GS/s sampling rate. The ADC has a 31-dB signal-to-noise-anddistortion ratio (SNDR) at low input frequency and 28.6-dB SNDR at Nyquist frequency without the comparator offset calibration. It consumes 5.8-mW power at a 1.2-V supply and occupies a 0.0038-mm2 area.