DRAM 장치의 오류를 정정하기 위한 CRC 설계

Abstract

엣지 컴퓨팅(edge computing) 기술의 발전으로 인해 Internet of Things (IoT) 의 수요가 점진적으로 증가하여, IoT 메모리에 사용되는 DRAM의 신뢰성은 매우 중요한 사안이 되었다. 최근 DRAM의 신뢰성은 DRAM의 집적도와 스 케일링 발전 그리고 IoT에서 사용되는 저전력에 의해서 위협을 받고 있다. 그 래서 DRAM의 신뢰성을 높이고자 error correcting code (ECC)가 채택되었다. 하지만, hard 오류를 정정시키는 최신 ECC기술조차도 여전히 soft 오류에 취 약하다는 문제가 존재한다. 본 논문은 hard오류뿐만 아닌 soft 오류도 정정시킬 수 advnaced single device error correction (A-SDDC)를 제안하였다. 이론적인 분석을 통해서 A-SDDC의 detectable and uncorrectable error (DUE) 확률의 상한을 유도해냈고 DUE 확률의 상한을 최소화하는 A-SDDC를 설계하였다. 추가적으로, 디코딩 시간을 단축시키는 error correction protocol을 제안하였 다. 현존하는 SDDC보다 뛰어난 디코딩 성능을 내는것을 확인하고자 SDDC와 제안된 A-SDDC의 디코딩 성능을 시뮬레이션을 통해서 비교하였다. |As the demand for the Internet of Things (IoT) gradually increases due to the development of advanced edge computing technologies, the reliability of DRAM used for IoT memory becomes a significant issue. Recently, the reliability of DRAM has been threatened due to the low voltage of IoT devices and the development of DRAM integration and scaling. Therefore, error correcting code (ECC) is adopted to improve DRAM reliability. However, even if state-of-the-art ECCs are used in correcting hard errors, they are still vulnerable to soft errors. In this paper, an advanced single device error correction (A-SDDC) is proposed, which can correct not only hard errors but also soft errors. Through theoretical analysis, an upper bound of detectable and uncorrectable error (DUE) probability in A-SDDC is derived, and a scheme for constructing A-SDDC to achieve a minimum upper bound of DUE probability is also proposed. In addition, an error correction protocol is proposed to reduce the decoding time. Through simulations, the decoding performance of the existing single device error correction (SDDC) and the proposed A-SDDC are compared to confirm that the proposed scheme outperforms the existing one.