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A Study on Si nanowire based 1T-DRAM with Improvements of Retention Time and Disturb Immunity

Title
A Study on Si nanowire based 1T-DRAM with Improvements of Retention Time and Disturb Immunity
Author
장성환
Alternative Author(s)
Sung Hwan Jang
Advisor(s)
최정욱
Issue Date
2023. 2
Publisher
한양대학교
Degree
Doctor
Abstract
DRAM is becoming an essential device in the electronics industry with the continuing expansion of the internet of things (IoT) technology and artificial intelligence (AI). For several decades, the DRAM industry has successfully enabled scaling down by adopting innovative structures and architecture to increase DRAM chip capacity, lower the per-bit cost, and reduce power consumption. However, the DRAM scaling down in conventional one transistor on capacitor (1T-1C) DRAM is threatened. It is very challenging to keep enough capacitance of the cell capacitor (Cs) as the DRAM cell size is scaled down. The Cs reduction can result in poor data retention time and an insufficient sensing margin. Therefore, A DRAM based on one transistor DRAM (1T-DRAM) technology should be discussed because the removal of the capacitor element is strongly advantageous in scalability and fabrication. And the 4F2 architecture should also be discussed. This thesis proposes a novel 1T-DRAM, which can be applied to 4F2, with acceptable retention time (RT), high read current ratio between state “1” and 0”, and immunity to array disturbances. Several kinds of 1T-DRAMs employing a back-side gate, a twin gate, tunneling field effect transistor (TFET), field effect diode (FED) effect, non-overlapped junction scheme or junction-less structure have been proposed to improve the RT characteristic. However, the back-side gate or 2-gate operation makes 4F2 architecture difficult. This thesis presents the 1T-DRAM with a twin gate and p+/i/n+ silicon nanowire and without a back-side gate. The Gate-all-around (GAA) structure is also employed in the proposed 1T-DRAM. The twin gates are the control gate and the storage gate, but because the voltage of the storage gate is not changed, and the proposed 1T-DRAM operates practically by only the control gate voltage. The TCAD Simulation results show that the proposed 1T-DRAM has a very high read current ratio between the “1” and “0” states. The read current ratio is more than 2 × 106 at 25°C and 105 at 85°C when the read duration is long enough 1 𝜇s. The RT is longer than 10 s at 25°C, 1s at 85°C, and the RT of the proposed 1T-DRAM is the longest among the 1T-DRAMs without a back-side gate. And the proposed 1T-DRAM has strong immunity against word line and bit line disturbances. And the proposed 1T-DRAM has an acceptable RT of 3 s, even under the worst disturbances conditions. As a result, our proposed 1T-DRAM can be seen to satisfy most targets for the electrical performance of DRAM. For that reason, I believe that our proposed 1T-DRAM can be an excellent candidate for the development of future DRAM devices. |긴 Retention 시간과 Array Disturb 면역성을 갖는 Si Nanowire 기반 1T-DRAM 연구 DRAM(Dynamic Random Access Memory)은 SRAM(Static Random Access Memory)에 비해 높은 집적 밀도와 우수한 내구성으로 현재 널리 사용 중이며, 사물인터넷(IoT) 기술과 인공지능(AI)의 지속적인 확대와 함께 전자 산업에서 점점 중요해지고 있다. 최근까지 DRAM 은 혁신적인 구조와 아키텍처를 적용 한 Scaling Down으로 DRAM 칩 용량을 늘리고, 비트당 비용을 낮추고, 전력 소비를 줄여 왔다. 그러나 1T-1C 기반 DRAM의 Scaling down은 어려움을 겪고 있다. 특히 DRAM 소자의 Scaling down은 Transistor의 Leakage Current 열화를 유발하며, 때문에 셀 Capacitor의 Capacitance를 충분히 유지해야 하는 문제가 있다. 1T-1C 기반 DRAM의 Scaling-down 은 물리적 한계에 도달했으며, Sub-10 nm 영역에서 새로운 개념의 DRAM이 고려되어야 한다. 셀 Capacitor 가 없는 하나의 트랜지스터만을 갖는 DRAM (1T-DRAM) 기술은 Capacitor가 없기 때문에 제조 관점에서 장점이 크다. 또한 Scaling down 문제를 극복하기 위해 6F2 아키텍처에서 4F2 아키텍처로 변경하는 것도 논의되어야 한다. 본 논문에서는 데이터 저장시간, 1과 0 상태에 따른 읽기 전류 비율 및 Array 동작 중 인접 셀에 의한 Disturb 특성이 우수하고 4F2 아키텍처에 적용할 수 있는 새로운 구조의 1T-DRAM을 제안한다. 데이터 저장시간 확보를 위해 Back-side Gate, Twin게이트, 터널링 전계 효과 트랜지스터(TFET), 전계 효과 다이오드(FED) 효과, Underlap 도핑 또는 Junction 이 없는 도핑 구조가 적용한 1T-DRAM 구조들이 제시되었다. Back-side 게이트와 2개 Gate 로 동작하는 1T-DRAM 은 실질적 4F2 아키텍처 적용이 어렵고, Back-side 게이트 없는 1T-DRAM 소자들은 대부분 데이터 저장시간에 문제가 있다. 본 논문에서는 앞서 말한 문제를 극복하기 위해 모든 동작 조건에서 공통 전압이 인가되는 게이트가 있는 Twin 게이트와 p+/i/n+ Si Nanowire를 갖는 1T-DRAM을 제안한다. 제안된 1T-DRAM에는 Gate All Around(GAA) 구조가 적용되었고, Back-side 게이트는 없다. 게이트는 제어 게이트와 저장 게이트가 있는데, 모든 동작 조건에서 저장 게이트의 전압이 그대로 유지되기 때문에 제안된 1T-DRAM은 제어 게이트 한 개로 실질적으로 동작한다. TCAD 시뮬레이션 결과 제안하는 1T-DRAM 은 “0” 상태의 읽기 전류가 매우 낮으며, 1과 0 읽기 전류비가 매우 크다. 읽기 동작 지속 시간을 1µs로 충분히 길게 해도 25°C 온도에서 1과 0 읽기 전류 비는 2×106 이상, 85°C 온도에서 105 이상이다. 읽기 지속 시간이 1ns로 짧을 때 1과 0 읽기 전류 비는 25°C 온도에서 1010 수준이다. 그리고 TCAD 시뮬레이션 결과 데이터 저장시간은 25°C 온도에서 10초, 85°C에서 1초 이상으로, Back-side 게이트가 없는 1T-DRAM 중에 가장 킨 데이터 저장시간을 갖는다. 또한 제안하는 1T-DRAM 이 4F2 Array 내에서 인접 워드라인 (WL)과 공유 비트라인 (BL)에 의한 Disturb 에도 강한 내성이 있음을 시뮬레이션을 통해 확인하였다. 제안하는 1T-DRAM은 GAA 구조를 채용하여 인접 WL에 의한 Disturb 가 없음을 확인하였다. 그리고 BL Disturb 관점 최악 조건에서도 데이터 저장시간이 25°C 온도에서 3초 수준으로 4F2 Array 내 동작 가능함을 확인하였다. 제안하는 1T-DRAM은 DRAM이 필요로 하는 전기적 특성 목표 대부분 만족하고, Array 동작이 가능하기 때문에 DRAM Scaling down 문제를 해결하는 가능성 있는 소자라고 판단한다.
URI
http://hanyang.dcollection.net/common/orgView/200000652935https://repository.hanyang.ac.kr/handle/20.500.11754/179385
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GRADUATE SCHOOL[S](대학원) > ELECTRONICS AND COMPUTER ENGINEERING(전자컴퓨터통신공학과) > Theses (Ph.D.)
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