고속 동작 NMOS 시리얼라이저

Abstract

본 논문은 NMOS 로직 방식을 통해 구현한 2-스테이지 고속 동작 종단 시리얼라이저를 제안한다. 기존 CML 방식의 종단 시리얼라이저는 정전류원으로 인해 전류 소모가 증가하는 단점 및 정전류원의 레이아웃 크기로 인해 전체 IC 면적이 증가하는 단점이 존재한다. 또한, CML 방식의 특성상 전압 출력 스윙의 크기가 감소하므로, 뒷 단의 입력 전압 범위가 줄어들게 된다. 이를 극복하기 위해 추가적인 CML to CMOS 회로를 이용하게 될 경우, 추가적인 전류 소모가 요구된다. 또한, 기존 CMOS 방식을 통해 구현한 종단부 시리얼라이저의 경우에는 입력 커패시턴스가 증가하는 단점 및 High-Z(높은 임피던스) 상태를 구현하는 과정에서 트랜지스터의 스택 수가 늘어나는 한계가 존재한다. 트랜지스터의 스택 수에 비례하여 출력 유효 저항이 증가하게 되므로, 이로 인해 발생한 대역폭 저하가 최종 출력 동작 속도를 제한한다. 제안하는 NMOS 로직 방식 2-스테이지 고속 동작 종단부 시리얼라이저는 입력 커패시턴스 및 트랜지스터의 스택 수를 최소화하여 높은 대역폭을 갖도록 설계되었다. 또한, 4:1 동작을 1-스테이지로 수행하지 않고, 2:1 동작을 2-스테이지로 구성하여, 출력단 기생 커패시턴스로 인한 대역폭 저하를 최소화하였다. 이를 구현하기 위해, 정적 CMOS와 동적 CMOS 방식의 로직 게이트 혼용하여 설계된 25% 듀티 사이클 생성기(1-UI 펄스 생성기)를 사용하였다. 제안된 시리얼라이저의 최종단은 1개의 NMOS에 입력 신호가 인가되며, Gate-Oxide-Breakdown을 방지하기 위한 트랜지스터가 1단 추가되었으나, 이로 인해 발생하는 유효 저항의 증가 및 대역폭 저하를 완화하기 위해, 추가된 트랜지스터의 사이즈를 적절히 조절하였다. 제안된 시리얼라이저를 구동하기 위한 클락 신호는 데이터 레이트의 1/4에 해당하는 쿼터-레이트이고 4개의 위상(0,90,180,270)을 이용한다. 위 종단부 시리얼라이저를 이용하여 PAM 방식의 드라이버를 구동하기 위해서는 서로 다른 크기를 갖는 시리얼라이저들 간의 출력단 대역폭 및 지터 성능이 보장되어야 한다. 출력단 대역폭과 지터 특성은 위에 언급된 정적 게이트와 동적 게이트 구조를 혼합하여 사용하는 방법을 통해 개선할 수 있다. 본 논문의 종단부 시리얼라이저는 TSMC 40nm CMOS 공정을 통해 설계되었고, 최종단(1.2V)를 제외한 나머지 스테이지는 1V의 공급전압을 사용한다. 최대 데이터 전송률은 32[Gb/s]이고, 시리얼라이저 한 개 당 7.276[mA]의 전류를 소모한다. 또한, 32[Gb/s] 기준(한 개의 데이터 길이가 31.25[ps]인 경우) 제안된 시리얼라이저의 지터 특성은 1.273[ps]를 달성하였다. |This paper proposes a two-stage high-speed front-end serializer implemented by the NMOS logic. The existing CML type front-end serializer has disadvantages in terms of current consumption due to a static current source. The total size of a chip is also increased by the static current source. In addition, the output swing voltage decreases due to the characteristics of the CML type, which restricts the input voltage range at the next stage. In this case, an additional CML to the CMOS circuit is used to overcome this problem. Additional current consumption is required for this case. The CMOS type frontend serializer has disadvantages in terms of larger input capacitance. It also requires multiple numbers of transistors to implement the high-Z (high impedance) state. Since the effective resistance of the output increases in proportion to the number of stacks, it limits the output bandwidth. The proposed NMOS logic type 2-stage high-speed front-end serializer is designed to have higher bandwidth by minimizing the number of transistors at the final stage and also reducing the number of transistor stacks. It is beneficial in terms of the input capacitance. Additionally, 2 stages of 2:1 operation were configured instead of 1-stage of 4:1, increasing the bandwidth due to the lower parasitic capacitance at the end of the output. To implement the 2 stages of 2:1 operation, a 25% duty cycle generator (1-UI pulse generator) was designed with both a static CMOS logic and dynamic CMOS logic. The input of the final stage of the proposed serializer is composed of a single NMOS. The second stacked transistor was added to prevent the Gate-Oxide-Breakdown phenomenon. The size of the second stacked transistor was appropriately adjusted to mitigate the effective resistance and bandwidth degradation. The clock signal for driving the proposed serializer is a quarter of the data rate and utilizes four phases (0,90,180,270). To drive a PAM-type driver using the front-end serializer, the bandwidth and jitter performance should be ensured. The output bandwidth and jitter characteristics can be improved through the use of both the static gate and dynamic gate structures. The front-end serializer of this paper was verified using the TSMC 40nm CMOS process, all stages use a supply voltage(1V) except for the final stage(1.2V). The maximum data rate is 32[Gb/s] and consumes 7.276 [mA] of the current per serializer. Furthermore, the jitter characteristics of the proposed serializer on a 32[Gb/s] basis (a single data period is 31.25[ps]) achieved 1.273[ps].