Full metadata record
DC Field | Value | Language |
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dc.contributor.advisor | 한재덕 | - |
dc.contributor.author | 성개륜 | - |
dc.date.accessioned | 2022-09-27T16:13:01Z | - |
dc.date.available | 2022-09-27T16:13:01Z | - |
dc.date.issued | 2022. 8 | - |
dc.identifier.uri | http://hanyang.dcollection.net/common/orgView/200000628096 | en_US |
dc.identifier.uri | https://repository.hanyang.ac.kr/handle/20.500.11754/174616 | - |
dc.description.abstract | 본 논문은 종래의 뱅뱅 위상 검출기에 사용되는 DFF(D-flipflops)과 D-latch를 사용하는 대신 스트롱 암 래치를 사용한 스트롱 암 래치 기반 뱅뱅 위상 검출기를 제시한다. 데이터의 속도가 높아지면 이에 따라 사용되는 클락의 주기가 짧아진다. 회로가 정상적으로 동작하기 위해서는 Timing constraint를 만족하여야 하는데, 이를 만족시키기 위해 짧은 Clock-to-Q Delay는 필수적이다. 스트롱 암 래치는 입력단 위에 인버터가 Cross-coupled 된 구조를 가진다. 이는 작은 입력 값의 차이가 존재하여도 Positive Feedback에 의해 Regeneration 동작을 수행하여 출력 값을 1, 0으로 벌려주게 된다. 따라서 높은 Sensitivity를 가질 수 있고, 결과적으로 짧은 Clock-to-Q Delay와 높은 데이터 동작 속도를 달성할 수 있다. 또한 클락 및 데이터 복원 회로를 설계하였고 위상 검출기, 루프 필터, 위상 보간기로 구성되어있다. 위상 검출기는 한 비트당 두 번 샘플링하는 뱅뱅 위상 검출기를 이용하였고, 루프 필터는 위상 마진과 대역폭을 쉽게 조절할 수 있는 디지털 루프 필터를 사용하였다. 마지막으로 위상 보간기는 선형성을 높게 가져갈 수 있는 팔각형 위상 보간기를 사용하였다. 클락 및 데이터 복원 회로는 삼성 28nm 공정을 이용하여 설계하였고, 목표 데이터 속도는 20Gb/s이다. |This paper presents a StrongARM-latch-based Bang-bang phase detector using StrongARM-latch instead of using DFF (D-flipflops) and D-latch, which are used in conventional Bang-bang phase detector. As the data rate increases, the clock period used becomes shorter accordingly. Timing constraint must be satisfied for the circuit to operate normally. To satisfy this, a short Clock-to-Q delay is essential. The StrongARM-Latch has a structure in which the inverter is cross-coupled on the input terminal. Even if there is a small difference in input values, the positive feedback performs a regeneration operation to widen the output power values to 1 and 0. Therefore, it can have high sensitivity, and as a result, it can achieve short clock-to-Q delay and high data operating speed. It also designs clock and data recovery circuits and consists of a phase detector, a loop filter, and a phase interpolator. The phase detector used a Bang-bang phase detector that samples twice per bit, and the loop filter used a digital loop filter that can easily adjust the phase margin and bandwidth. Finally, the phase interpolator uses an octagonal phase interpolator that can have high linearity. The clock and data recovery circuit was designed using Samsung's 28nm process, and the target data rate is 20Gb/s. | - |
dc.publisher | 한양대학교 | - |
dc.title | 고속 동작을 위한 스트롱 암 래치 기반 뱅뱅 위상 검출기와 클락 및 데이터 복원 회로 | - |
dc.title.alternative | High-speed SA-latch-based BBPD And Clock And Data Recovery | - |
dc.type | Theses | - |
dc.contributor.googleauthor | 성개륜 | - |
dc.contributor.alternativeauthor | Sung, Gae Ryun | - |
dc.sector.campus | S | - |
dc.sector.daehak | 대학원 | - |
dc.sector.department | 융합전자공학과 | - |
dc.description.degree | Master | - |
dc.contributor.affiliation | 딥 러닝 기반의 영상 처리 | - |
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