Full metadata record
DC Field | Value | Language |
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dc.contributor.author | 김래영 | - |
dc.date.accessioned | 2022-07-26T04:21:28Z | - |
dc.date.available | 2022-07-26T04:21:28Z | - |
dc.date.issued | 2020-10 | - |
dc.identifier.citation | 2020년도 전기기기 및 에너지변환시스템부문회 정기총회 및 추계학술대회 논문집, page. 65-67 | en_US |
dc.identifier.uri | https://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE10499909 | - |
dc.identifier.uri | https://repository.hanyang.ac.kr/handle/20.500.11754/171647 | - |
dc.description.abstract | 본 논문은 WBG 전력 반도체의 손실 및 Ringing을 감소하기 위해 기생 인덕턴스를 저감 할 수 있는 2차원 격자 구 조의 설계 기법을 제안 한다. 2차원 격자 구조의 설계 기법을 통해 PCB의 기생인덕턴스를 기존 대비 약 23% 저감 시키며, 감 소한 기생 인덕턴스는 Switching energy tum-on시 약 11%, tum-off 시 약 8% 저감 시킨다. 본 논문에서는 Ansys 사의 Maxwell, Q3D Pspice를 통해 2차원 격자 구조의 유효성과 기 생 인덕턴스 저감의 성능을 확인한다. | en_US |
dc.description.sponsorship | 본 연구는 2020년도 산업동산자원부의 재원으로 한국에너지기술평가원(KETEP)의 지원을 받아 수행한 연구과제입니다. (No.2018201010650A. No.2018401 10 201710) | en_US |
dc.language.iso | ko_KR | en_US |
dc.publisher | 대한전기학회 | en_US |
dc.title | WBG 전력 반도체의 손실 및 Ringing 감소를 위한 2차원 격자 구조의 기생 인덕턴스 저감 설계 기법 | en_US |
dc.title.alternative | Parasitic Inductance Reduction Design Method for 2-Dimension Lattice Structure to Reduce Loss and Ringing of WBG Power Semiconductors | en_US |
dc.type | Article | en_US |
dc.relation.page | 65-67 | - |
dc.contributor.googleauthor | 엄찬혁 | - |
dc.contributor.googleauthor | 김래영 | - |
dc.contributor.googleauthor | Eom, Chan-Hyeok | - |
dc.contributor.googleauthor | Kim, Rae-Young | - |
dc.sector.campus | S | - |
dc.sector.daehak | COLLEGE OF ENGINEERING[S] | - |
dc.sector.department | SCHOOL OF ELECTRICAL AND BIOMEDICAL ENGINEERING | - |
dc.identifier.pid | rykim | - |
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