Reducing Refresh Overhead with In-DRAM Error Correction Codes

Abstract

The scaling down of DRAM cell size has continuously improved device characteristics such as memory density, energy efficiency, and performance. However, smaller cell capacitance makes DRAM more vulnerable to data reliability issues. Thus, it has become unavoidable to employ in-DRAM ECC to ensure data reliability, and the in-DRAM ECC is adopted by the latest products such as LPDDR5 and DDR5. DRAM periodically restores data to keep the charge in the capacitor, and this operation is called refresh. The refresh operation, which causes performance and power consumption overhead, has become a severe issue as the DRAM density increases. Therefore, it is crucial to reduce the refresh overhead without compromising the reliability of DRAM. In this thesis, we propose a retention-aware refresh method with in-DRAM ECC. DRAM capacitors have limited charge retention time, and each cell has a different retention capability due to manufacturing variations. One of the key ideas of our proposed method is that the in-DRAM ECC can correct a single-bit error, reducing the number of weak rows that must be refreshed every 64ms. We reduce refresh overhead by refreshing the strong rows which have strong data retention ability every 256ms. Also, we propose a runtime error profiling method to keep up-to-date information of weak rows to solve the variable retention time problem. Our experiments with SPEC benchmarks show up to 6.8% improvement of performance and up to 15.4% reduction of power consumption compared to conventional auto-refresh methods. |현대 컴퓨팅 시스템에서 주 기억장치로 사용되는 DRAM 셀은 하나의 트랜지스터와 커패시터로 구성되어 있기 때문에 높은 밀도와 대역폭 특성을 갖는다. 또한, DRAM 공정 기술이 발전함에 따라 셀의 크기는 점점 줄어들었고, 메모리 용량, 에너지, 처리 속도와 같은 장치의 특성들이 지속적으로 개선되었다. 그러나, 전하를 저장하는 셀의 커패시턴스 용량이 점점 작아지면서 여러가지 물리적 원인에 의한 데이터 신뢰성 관련 문제들이 발생하였다. 이에 데이터 신뢰성 확보를 위한 in-DRAM ECC 적용이 불가피하게 되었으며, LPDDR5, DDR5 등 최신 제품들의 생산에 적용되고 있다. 한편, DRAM 은 셀의 누설전류 때문에 전하가 저장된 커패시터에 주기적으로 데이터를 읽고 쓰는 리프레시 동작이 필요하다. 리프레시 동작은 DRAM 의 밀도가 높아짐에 따라 성능 저하 및 전력 소모를 유발하는 주요 원인이 되었다. JEDEC 문서에 따르면 DRAM 셀의 리프레시 동작은 64ms 마다 수행되어야 하지만, 이는 전하의 보유 능력이 가장 나쁜 셀을 기준으로 측정된 수치이기 때문에 불필요한 리프레시를 유발한다. 따라서 셀의 전하 보유 능력을 기반으로, DRAM 의 신뢰성에 문제없이 리프레시 동작을 줄이기 위한 retention-aware refresh 연구들이 진행되어 왔다. 그렇지만 기존의 연구들 또한 셀의 불량률이 증가하여 효율성이 떨어졌고, 셀의 전하 보유 능력이 바뀌는 variable retention time(VRT) 현상이 신뢰성 문제를 유발하게 되었다. 본 논문에서는 기존 연구들의 문제점들을 해결하기 위해 in-DRAM ECC 를 이용해 리프레시 동작을 효율적으로 수행하는 방법을 제안한다. 제안하는 방법의 핵심 아이디어는 in-DRAM ECC 가 1 비트 오류를 수정할 수 있기 때문에, 64ms 마다 리프레시 동작이 필요한 약한 행의 수를 줄일 수 있다는 점이다. DRAM 의 각 Bank 에 2 개 이상의 에러가 있는 약한 행의 주소를 저장하고, 해당하는 행들은 64ms 간격으로 리프레시하고 나머지 행들은 256ms 로 리프레시하여 불필요한 동작을 줄인다. 또한, VRT 문제를 해결하기 위해 약한 행의 정보를 업데이트 하는 runtime error profiling 방법을 제안하였다. 24 시간에 한 번씩 모든 칩의 에러를 주기적으로 체크하는 error check and scrub 동작을 이용해 리프레시 동작을 줄이면서 DRAM 의 신뢰성을 보장할 수 있다. 그 결과, SPEC 벤치마크를 이용한 실험은 기존의 auto-refresh 방법에 비해 성능이 평균 6.8% 향상되었고 에너지 소비량은 평균 15.4% 감소하였다.