고성능 델타-시그마 모듈레이터 설계

Abstract

복잡한 집적회로 기술의 발전에 따라 주변 환경 및 다양한 기기와의 통신을 위해 여러 형태의 신호를 변환하는 기술의 중요성이 지속해서 커지고 있다. 이에 따라, 낮은 전력 소모와 높은 신뢰성을 가지는 저전력 고해상도 델타-시그마 모듈레이터의 연구가 활발하게 진행되고 있다. 본 논문에서는 높은 해상도를 가지는 3차 델타-시그마 모듈레이터 (delta-sigma modulator, DSM) 기법을 이용한 두 가지 응용 분야에 관하여 연구하였다. 저전력 기법들을 적용한 저전력 고해상도 아날로그-디지털 변환기 (analog-to-digital converter, ADC) 회로와 기준 클록이 포함하고 있는 시간 정보를 디지털 정보로 변환하기 위한 시간-디지털 변환기 (time-to-digital converter, TDC) 회로를 소개한다. 설계된 두 가지 회로는 28nm complementary metal oxide semiconductor (CMOS) 공정을 이용하여 제작되었다. ADC 회로의 OSR은 40이고 샘플링 주파수는 2MHz로 동작한다. 0.1~25kHz 신호 대역에서 signal-to-noise ratio(SNR)는 101.9dB를 달성하였다. 1V 공급 전압에서 640uW의 전력을 소모하며 칩의 면적은 0.28〖mm〗^2이다. TDC 회로의 OSR은 50이고 샘플링 주파수는 100MHz로 동작한다. 1MHz 주파수에서 노이즈 플로우는 -`98dB이고, 1V 공급 전압에서 사용 전력은 9.33mW이다.|In this paper, two application fields using a high-resolution third-order delta-sigma modulator (DSM) technique is presented. A low-power high-resolution analog-to-digital converter (ADC) using continuoustime delta-sigma modulator structure and a time-to-digital converter (TDC) using discrete-time delta-sigma modulator structure are introduced. The two designed circuits were fabricated using a 28nm CMOS process. The ADC circuit has an OSR of 40 and a sampling frequency of 2MHz. The signal-to-noise ratio (SNR) in the 0.1~25kHz signal band achieved 101.9dB. The total power consumption is 640uW at 1V supply voltage and the chip area is 0.28 𝑚𝑚2 . The OSR of the TDC circuit is 50 and the sampling frequency is 100MHz. At 1MHz frequency, the noise floor is - 98dB, and at 1V supply voltage, the total power consumption is 9.33mW.