전류 모드 로직 드라이버를 이용한 높은 출력 스윙을 갖는 고속 멀티 레벨 송신기

Abstract

This thesis presents a High Speed Multi-Level Transmitter with High Output Voltage Swing using Current Mode Logic Driver. The proposed Multi-Level transmitter consists of clock divider, PRBS generator (SCAN), back-end serializer, 4to1 MUX, pre-driver, and cml driver which includes a 3-tap feed forward equalizer (FFE). The proposed PAM-16/8 output driver adopts current driving method to enable faster data processing. By applying 3-Tap FFE with Pre-Emphasis, pre-Cursor and Post-Cursor are controlled to alleviate the influence of ISI caused by channel characteristics and to improve the bandwidth of pre-driver and driver by applying T-Coil and Capacitive Coupling techniques. The proposed transmitter has a high output voltage swing by increasing the supply voltage of the transmitter, thereby improving the SNR of the PAM signal. In order to alleviate the Device-Stress which is caused by enhancing the supply voltager acting as the shield is added and VDG is alleviated through the VCAS (gate bias). In addition, the unsteady voltage on the off side of the CML driver requiring full steering causes variables such as output impedance characteristics and output common mode voltage at the output node. To solve this problem, we add a bleeder current that continuously supplies very little current. The design and verification of the circuit is carried out using the TSMC 40-nm CMOS process and the supply voltage of 1-V to 2.7-V is used. The proposed multi-level transmitter has a core circuit area of 0.076-mm2 and a power consumption of 296.96mW at a supply voltage of 1-V, 2.7-V with a data speed of 128-Gb/s| 본 논문은 높은 출력 전압 스윙을 갖는 CML(Current Mode Logic) Driver를 이용한 PAM 방식의 Multi-Level 송신기를 제안한다. CML 방식의 출력 드라이버는 CMOS 인버터 구조의 전압 구동 방식보다 더 많은 정적 전류를 소모한다는 문제가 있다. 하지만 CML 드라이버 회로는 두 연결단의 임피던스 차이에 의한 반사를 줄이기 위한 임피던스 매칭과 정적 전류로 인한 뛰어난 스위칭 능력으로 인해 고속 어플리케이션의 고속 직렬 인터페이스에 필수적이다. 그러므로 전류 소모 등의 단점을 보완함과 동시에, 전류를 구동하는 각 트랜지스터의 포화 영역 동작을 보장하기 위한 체계적인 설계가 요구된다. 또한 NRZ 방식에서의 데이터 전송률의 한계를 돌파하기 위해 제한된 대역폭 내에서 여러 비트의 데이터를 전송할 수 있는 PAM 방식을 차용한다. 제안하는 PAM 방식의 Multi-Level 송신기는 PRBS(Pseudo Random Binary Sequence) Generator, Back-End Serializer, 4:1 Serializer, Pre-Driver 그리고 채널의 특성으로부터 기인하는 ISI(Inter-Symbol Interference)의 영향을 완화하기 위한 3-Tap FFE(Feed Forward Equalizer)가 포함된 CML 방식의 드라이버로 구성되어있다. PAM 방식의 출력 드라이버는 높은 선형성을 달성하기 위해서 높은 출력 진폭이 필요하고, 높은 SNR(Signal-to-Noise Ratio)을 유지할 수 있다. 이를 위해 출력 CML 드라이버를 고전압 구동하며, 이로 인해 기인하는 Device Breakdown을 방지하기 위해 캐스코드 트랜지스터를 추가한다. 또한 CML 드라이버의 차동 쌍에서 꺼진 쪽의 입력 트랜지스터와 캐스코드 트랜지스터 사이 노드의 전압이 안정적으로 정의되지 않는다는 문제가 발생한다. 이를 해결하기 위해 연속적인 전류를 흘려줌으로써 안정적인 전압 강하를 제공하는 Bleeder 전류를 추가한다. 본 논문에서 제안하는 송신기 회로는 TSMC 40-nm CMOS 공정을 이용하여 설계되었으며, 1-V, 2.7-V의 공급전압을 사용한다. 또한 LSB Slice의 동작 유무에 따라 PAM-8, PAM-16 신호를 선택적으로 출력하며, 최대 데이터 전송률 128Gb/s를 달성할 수 있도록 설계하였다. 코어 회로의 전체 면적은 462.8um * 206.0um, 전력 효율은 PAM-16 방식에서 2.32pJ/bit를 달성하였다.