Study on electrical performances of 1T-DRAM Z2-FET matrix and enhancement of retention characteristics

Abstract

이 연구는 공핍형 실리콘 인슐레이터 (FD-SOI) 기술로 제작된 1T-DRAM 소자인 Z2-FET에 대해 진행되었다. 소자의 동작 원리는 실험과 시뮬레이션 결과를 바탕으로 밴드 변형과 양성 피드백 과정으로 이루어진다는 것을 밝혔다. 상부와 하부 게이트에 의해 형성된 캐리어 주입 장벽에 대한 분석이 이루어졌으며 이러한 캐리어 주입 장벽에 의 해 메모리 동작과 전기적 특성이 결정 된다. 스위칭 특성은 I-V 곡선 을 통해 분석한 결과 매우 가파른 subthreshold swing 값을 가졌으며 높은 전류 on/off 전류비 값이 나왔다. ‘0’ 과 ‘1’ 상태를 쓰고 읽 는 과정을 통해 메모리 동작을 성공적으로 구현하였으며 메모리 윈도우 와 전류 차를 통해 메모리 동작에 대해 분석하였다. 실험적 결과를 통 해 메모리 윈도우와 게이트 전압 간의 관계식을 밝혔으며 이를 통해 신 뢰성 있는 저전압 메모리 동작을 위한 최적의 조건을 찾았다. 전류차는 상부와 하부 게이트 전압에 의해 변하지 않고 오로지 드레인 전압에 의 해서만 바뀐다는 사실을 통해 게이트 전압은 에너지 배리어를 형성하기 만 할 뿐 전류 값에 영향을 주는 것은 드레인 전압 뿐이라는 것을 밝혔 다. 또한, 전류 차 결과를 통해 상부 게이트와 드레인 전압을 1 V까지 낮춰도 충분한 전류차를 가지며 정상적인 메모리 동작이 가능하다는 것 을 알았다. 기존의 DRAM 소자와는 다르게 Z2-FET 소자는 긴 ‘1’ 상태의 retention time을 가지며 짧은 ‘0’ 상태의 retention time을 가지는데 그 원인은 시간에 따라 배리어들이 낮아짐에 따라 ‘0’ 상 태의 손실이 일어나기 때문이다. Selector가 없는 매트릭스 구조에서 메모리 동작을 구현하였다. Selector의 주된 역할은 읽기 과정에서 워드라인에 연결된 메모리 셀 들을 제어하는 것이다. 따라서, selector의 역할을 대신할 새로운 방법 으로 상부 게이트 전압 (워드라인 전압)의 변화를 통해 워드라인을 선 택하는 방법을 소개한다. 상부 게이트가 1.6 V로 증가하면 메모리 윈도 우는 높은 전압으로 이동하여 읽기 전압이 메모리 윈도우 밖에 존재하 게 된다. 따라서, 선택하지 않고자 하는 워드라인에 1.6 V를 가해주면 같은 워드라인에 연결된 메모리 셀들은 모두 꺼지게 된다. 이러한 deselect 과정이 기존에 쓰여진 ‘0’ 또는 ‘1’ 상태에 영향을 주는 지 검사하기 위해 select-deselect-select 과정을 진행하였다. 또한, 워드라인과 비트라인 간의 간섭 현상을 분석하기 위해 같은 워드라인이 나 비트라인을 공유하는 인접한 메모리 셀의 전류 분석을 통해 이루어 졌다. 결과적으로, 기존에 쓰여진 상태는 deselect 과정 이후에도 여전 히 보존되었으며 매트릭스 메모리 동작 중에 인접한 소자 간의 간섭 현 상은 일어나지 않았다. 이러한 결과들을 바탕으로, 워드라인과 비트라 인 전압 펄스를 이용하여 4개의 메모리 셀을 selector 없는 매트릭스 구조에서 메모리 동작을 성공적으로 구현하였다. 또한, selector가 없는 구조는 selector가 있는 구조와 비교하였을 때 셀당 2.91 μW 더 낮 은 전력 소모 값이 나왔으며 총 면적은 15% 감소하였다. 양 전압의 상부 게이트는 gated region에 에너지 장벽을 형성하지만 body 전체를 덮고 있는 음 전압의 하부 게이트에 의해 에너지 장벽이 약해진다. 따라서, retention 특성을 향상시키기 위해서 우리는 하부 게 이트를 변형시킨 새로운 Z2-FET 소자를 소개하며 이를 half backgate 이라고 부른다. 기존의 구조와 비교하면, gated region에 미치는 하부 게이트의 전기장을 없애기 위해 하부 게이트는 ungated region만 덮고 있는 구조이다. 강화된 에너지 배리어들은 메모리 윈도우나 retention time 같은 전기적 특성을 향상 시킨다. 더 넓어진 메모리 윈 도우에 의해 하부 게이트 전압 범위가 더 넓어졌으며 retention time은 800 ms로 매우 증가하였다. 시뮬레이션 결과들을 통해 half back-gate 구조의 배리어들이 더 높다는 것을 알 수 있었고 기존의 구조에 비해 배리어 감소 현상이 더 느리게 진행된다는 것을 알 수 있었다. Half back-gate 소자를 통해 hold time이 800 ms인 조건에서 selector가 없는 매트릭스 메모리 동작을 구현하였다. 마지막으로, 온도를 25 °C 에서 175 °C 까지 증가시키면서 고온 에서의 메모리 동작을 분석하였다. 빠른 스위칭 특성과 신뢰성 있는 메 모리 동작은 125 °C 까지 나타났으며, 이는 ‘0’ 상태가 낮은 전류 를 유지하였기 때문이다. 비록 고온에서 메모리 윈도우가 더 낮은 전압 으로 이동하였지만, 메모리 윈도우 값의 감소는 일어나지 않았다. 하지 만, 온도가 125 °C 이상으로 올라가면 ‘0’ 상태 전류는 증가하여 ‘1’ 상태의 전류 값과 같아지면서 비정상 메모리 동작이 나타난다. 150 °C 와 175 °C 에서 에너지 배리어들이 무너진 것을 통해 ‘0’ 상태의 오류의 원인이 설명 된다. 또한, 125 °C 에서도 매트릭스 메모 리 동작의 정상 동작을 구현하였다.|The zero impact ionization, zero subthreshold swing field effect transistor (Z2-FET), a one transistor dynamic random access memory (1T-DRAM) device based on fully depleted silicon on insulator (FD-SOI) technology is studied in this work. The operation principle of the device is by band modulation and positive feedback mechanism which are shown through experimental and simulation results. The carrier injection barriers formed by the front- and back-gate bias is thoroughly investigated throughout the study which determines the memory operation and the electrical properties. The switching characteristics are analyzed through I-V curves which indicate that the device show very steep subthreshold slope with high on/off current ratio. Successful memory operation is shown by writing and reading ‘0’- and ‘1’-state and the memory window and current margin are investigated based on the memory operation. The experimental results reveal the relationship between the memory window and the gate bias which enables finding the optimum condition for reliable operation and low voltage operation. The fact that current margin changes by drain voltage (VD) and constant by front- and back-gate voltage (VGf, VGb) explains that the gate bias only involves in forming energy barriers and VD determines the output of the current. Also, current margin result implies that the device normally operates at low voltage where the front-gate voltage and drain voltage can be reduced down to 1 V with sufficient sense margin. Unlike conventional DRAM devices, the Z2-FET device have longer ‘1’-state retention time with shorter ‘0’-state retention time which is due to the barriers lowered by time and losing the ‘0’-state. Further study of the matrix operation is shown by demonstrating the memory operation of the matrix structure without selector. The main purpose of the selector was to control the access of the memory cells in the wordline (WL) during read process. Therefore, a new method to select and deselect the WLs is introduced to replace the role of the selector by modifying the front-gate voltage (wordline voltage). When the VGf is increased to 1.6 V, the memory window shifts to higher voltage which result in the read voltage to locate outside the memory window. Thus, the memory cells connected to the same WL are off when VGf=1.6 V is applied to that WL which refers to the deselection of the device. The deselect process is examined by select-deselect-select process to observe whether the deselect process affects the original ‘0’- or ‘1’-state. Also, the disturbance between WLs and bitlines (BLs) are evaluated by observing the current between two adjacent memory cells having different WL and BL. In result, the written state is sustained after the deselection process and the adjacent devices do not interfere each other during the matrix memory operation. Based on these results, all four memory cells in the matrix structure without selector are simultaneously operated by WL and BL voltage pulse which show successful results. In addition, improved characteristics appears when the selector is removed which the power consumption is lower by 2.91 μW per cell and the area is reduced by 15%. The main role of the positive front-gate voltage is to induce energy barrier in the gated region but the negative back-gate voltage weakens this barrier due to the back-gate covering the whole body. Therefore, to enhance the retention characteristics, we propose a new structure of the Z2-FET by modulating the back-gate called the half back-gate device. Compared to the original structure, the back-gate in this device covers only the ungated region to eliminate the electric field in the gated region. The reinforced energy barriers improve the electrical properties such as the memory window and the retention time. Larger range of back-gate bias is possible due to enlarged memory window and the retention time is significantly increased to 800 ms. The simulation results explain the improved characteristics which the barriers are higher in half back-gate devices and the barrier lowering is much slower compared to the original device. The matrix memory operation is demonstrated through the half back-gate devices without selectors by increasing the hold time to 800 ms. Finally, the memory operation is evaluated in high temperature by increasing the temperature from 25 °C to 175 °C. Sharp switching characteristics and reliable memory operation is achieved even though the temperature is elevated to 125 °C due to the ‘0’-state current remaining low. Although the memory window shifts to lower voltage in higher temperature, degradation of the memory window in not observed. However, if the temperature exceeds 125 °C, the ‘0’-state current increases to the same level as ‘1’-state which means the failure of memory operation. The collapsed energy barriers at 150 °C and 175 °C explain the reason of the failure of ‘0’-state. In addition, the matrix operation without selector is demonstrated at 125 °C which show proper function of the device.