ALD high-k/metal gate (HKMG) to achieve low work-function for nMOS device

Abstract

As the MOSFET devices gradually scaled down, Fin and Gate all around(GAA) structures were introduced to suppress the short channel effects(SCE) induced by the gate length reduction. In order to form a thin and high-quality thin film in such a fine and complex structure, the atomic layer deposition(ALD) technology is the only solution. However, as scaling continues even in Fin and GAA structures, the spatial margin that can control the Vth of the device is getting tighter because the FinPitch and the distance between the channels is getting smaller. Therefore, additional ALD-based high-k/metal gate(HKMG) engineering is required to realize low-power, high-performance devices. So we report the two methods of Vth/Vfb modulation using ALD HKMG technology applied for nMOS devices. The first method is through gate metal engineering to achieve low work function. In this experiment, we researched the characteristics of the tantalum aluminum (TaAl) metal thin film for the gate metal material and prepared by thermal atomic layer deposition (ALD) with tantalum chloride (TaCl5) and trimethylaluminum (TMA) precursors, which can be suitable for n-type metal oxide semiconductor (nMOS) devices. The electrical properties were evaluated using hafnium oxide (HfO2)-based MOS capacitors with ALD TaAl as a metal electrode and two different capping metals of tungsten (W) and aluminum (Al). By controlling the relative content ratio of Ta and Al in the TaAl films, the work function could adjust from a minimum of 3.79V(Al capping) to a maximum of 4.54 eV(W capping). Moreover, after adjusting the thickness, the work function of the TaAl metal film of the Al content ratio of 0.5 could adjust from a minimum of 4.09 eV(Al capping) to a maximum of 4.28 eV(W capping). In addition, it found that the HfO2 dielectric layer between the metal electrode and the silicon (Si) substrate plays a vital role in determining the EWF of TaAl. Through different annealing treatments, it was confirmed that the TaAl film has good thermal stability. And the work function of TaAl metal was located near the conduction band-edge of the Si in TaAl/HfO2 structure. The reason of the TaAl films had stable EWF after annealing treatment, because the effective electron transfer from HfO2 to TaAl metal leads to strong fermi-level pinning at the interface between the TaAl metal layer and the HfO2 dielectric layer after annealing. And the second method is through gate dielectric engineering to make the Vfb shift to near the conduction band edge. We had investigated the electrical characteristics of atomic layer deposition (ALD) La2O3 capped HfO2 gate dielectric in the MOS devices. In order to apply on both nMOS and pMOS devices and suitable for the gate last process, La2O3 capped HfO2 cases were compared after removing La2O3 cases under the PMA 500 C of condition. The La2O3 thickness increasing induces more negative Vfb shift, but in after-removing La2O3 and non-capped HfO2 cases were not observed the significant change in Vfb. La2O3 capping layer formed by La(iPrCp)3 precursor showed higher interface state density and hysteresis with the thicker La2O3 films. From the charge trapping behavior of all kinds of devices, La2O3 capped HfO2 and, after removing La2O3 cases, had lower charge trapping than non-capped HfO2 cases. We conclude that this is due to the deposition process condition or atomic diffusion, or a combination of both. And the La2O3, which capped on the HfO2 was removed by the wet-etching process. The electrical characteristics of the extraction under this process did not significantly change from the structure of the without La2O3 capping layer, which that the process was suitable for pMOS devices. |고성능 및 고집적 MOSFET 소자는 이른바 Moore’s law에 따르는 physical dimension scaling으로 달성되어왔다. 그러나 누설전류 증가, boron penetration, 및 신뢰성과 같은 이슈로 45 nm technology node부터 poly-Si/SiO(N) gate stack이 high-k gate dielectric/metal gate (HKMG) 구조로 변화되어 당면 문제를 해결하였다. CMOS 소자를 구현하기 위해 nMOS와 pMOS 소자의 문턱 전압은 낮고 대칭적이어야 하는데, poly-Si 전극 사용 시는 게이트 내 이온 주입과 채널 도핑으로 달성하였으나, 금속 전극 적용 시 전극 내부의 이온 주입이 어려워 금속 고유의 일함수 (work-function)에 대한 연구가 필수적으로 요구된다. 고성능 및 저전력 소자 구현을 위해서 금속의 일함수가 기판의 conduction/valence band-edge 근처의 일함수를 가진 금속 전극 개발이 필요하다. 아울러, 5 nm 공정 이하에서 FinFET과 GAAFET같은 미세하고 복잡한 3D 구조에서 정밀하고 균일한 금속 박막이 필요하므로 공정 방식은 원자층 증착법(Atomic Layer Deposition, ALD)이 선호된다. 하지만 그런데도 Fin과 GAA구조에서도 scaling을 계속하게 되면서 Fin-Pitch 또는 channel과 channel 사이의 간격이 줄어들고 있기 때문에 소자의 Vth를 조절할 수 있는 공간적 마진이 점점 타이트 해지고 있다. 따라서 저전력 소자, 하이 퍼포먼스의 소자를 구현하기 위해서는 ALD 기반의 추가적인 HKMG 엔지니어링이 필요하다. 본 연구에서는 두 가지 방식의 HKMG 엔지어닝을 통한 nMOS소자에 적용 가능한 Vth/Vfb modulation을 진행했다. 첫 번째 방식으로 게이트 메탈 엔지니어링을 통해 낮은 일함수를 가진 nMOS소자를 구현하였다. 염화 탄탈룸(TaCl5)과 트리메틸 알루미늄(TMA)을 전구체로 사용하여 thermal ALD 공정 방식으로 탄탈룸 알루미늄(TaAl)박막을 형성하였다. TaAl박막의 전기적 특성은 텅스텐(W) 및 알루미늄(Al)의 두 가지 다른 캡핑 전극과 하프늄 옥사이드(HfO2) 기반의 유전체층을 사용하여 MOS 커패시터구조에서 평가가 진행되었다. TaAl박막의 Ta과 Al의 상대적 함량 비율을 제어함으로써 유효일함수(effective work function, EWF)가 최소 3.79 eV(Al 캡핑)에서 최대 4.54 eV(W 캡핑)까지 조절 가능하다는 것을 확인하였다. 또한 금속 전극과 실리콘 (Si) 기판 사이의 HfO2 유전층이 TaAl의 EWF를 결정하는 데 중요한 역할을 한다는 것을 발견하였고 다양한 후공정 어닐링 조건을 통해 TaAl 박막의 열적 안정성과 신뢰성에 대해 평가를 진행했다. TaAl 금속의 일함수는 TaAl/HfO2 구조에서 Si의 전도대 근처에 위치하고 있고 어닐링 공정 후 HfO2에서 TaAl 박막으로 유효 전자 전달(effective electron transfer)이 일어나면서 어닐링 후 TaAl박막과 HfO2 유전층 사이의 계면에서 강력한 페르미 레벨 피닝(Fermi-level pinning)이 유도됨으로 TaAl박막이 안정적인 유효일함수 값을 가지고 있다는 것을 확인했다. 두 번째 방식은 게이트 유전체 엔지니어링을 통해 Vfb를 전도대 근처로 이동시키는 것이다. nMOS에 적용 가능한 소자구조를 구현하기 위해 HfO2 위에 ~1.2 nm La2O3 박막을 캡핑하여 gate-last 공정에 요구되어진 후속 열처리(post metalization annealing, PMA)를 통하여 La 원소를 HfO2와 Si 기판 사이의 계면 층까지 확산시켜 La-O-Si 다이폴의 형성하여 Vfb을 캡핑하지 않은 구조에 비해 negative 방향으로 ~460 mV 이동시킬 수 있다는 것을 확인하였다. CMOS공정에서 pMOS를 구현하기 위해 캡핑한 La2O3를 희석된 염화수소 용액에서 습식 식각공정으로 제거하였으며 식각공정에서 염화수소가 La2O3와 HfO2에서 높은 선택성을 가지고 있다는 것을 확인하였고 습식 식각공정을 거친 구조는 캡핑하지 않은 구조와의 Vfb가 크게 차이가 보이지 않았다. La(iPrCp)3 전구체에 의해 형성된 La2O3 캡핑 층은 두꺼운 La2O3 박막에서 더 높은 계면 상태 밀도 및 히스테리시스를 나타냈다. 모든 종류의 장치의 전하 트래핑 동작에서 HfO2 위에 La2O3를 캡핑한 소자와 La2O3를 식각하여 제거한 소자 모두 캡이없는 HfO2 소자보다 낮은 전하 트래핑현상을 갖고 있다는 것을 확인하였다. 이는 La2O3의 증착 공정에서 HfO2가 O3 분위기에서 열처리되거나 PMA 공정에서 La 원자가 HfO2 쪽으로 확산 또는 둘의 종합적인 영향 때문이라고 판단된다. 그리고 HfO2를 덮은 La2O3는 습식 식각 공정을 통해 제거되었고 이 구조에서 추출의 전기적 특성은 La2O3 캡핑 층이 없는 구조와 비교했을 때와 크게 변하지 않았으므로 습식 식각 공정을 통해 pMOS 소자 구현도 가능하다는 것을 알 수 있었다.