Design of High-Efficiency Fast-Transient DC-DC Converters

Abstract

The portable electronic devices are in great demand in the modern consumer electronics market, thereby leading to a rapid increase in the requirements for high-efficiency DC-DC converters. Therefore, this dissertation focuses on the design of high-efficiency fast-transient DC-DC converters for portable applications that are battery-powered. This dissertation presents the design of a high-efficiency current-mode four-phase synchronous buck converter for portable electronic devices to meet the low-voltage high-current requirements. By using the multiphase topology, the high load current is available under low output voltages with small-size LC filters, while small voltage ripples and fast transient performance are obtained, simultaneously. In addition, a dynamic dead-time control (DDTC) method is proposed, which can be easily inserted into the conventional fixed dead-time gate driver and dynamically optimize the dead-time to a near-optimal value for improving the power efficiency. The con-duction time of body diode during dead-time intervals is optimized to about 1 ns and independent of the load current, which reduces the body-diode-related power losses, particularly under medium and heavy load conditions. The proposed buck converter is designed and fabricated using a 0.35-µm standard CMOS process. It is able to deliver a maximum load current of 6.0 A at an output voltage of 1.2 V. A measured efficiency improvement of over 1.0% is achieved when the load current is over 2.0 A, and a measured peak power efficiency of 92.8% (91.8%) is obtained at an output voltage of 1.8 V (1.2 V) and an input supply voltage of 3.0 V. This dissertation also presents the design of a low-power fast-transient capacitor-less LDO (CL-LDO) regulator for the noise-sensitive circuits (e.g. RF circuits and analog/mixed-signal circuits) to meet the full integration requirements of SoC applications. A low-power class-AB error amplifier with embedded slew-rate enhancement (SRE) circuit is proposed to relieve the gate limitations of the pass transistor at a small quiescent current. The proposed SRE circuit is embedded into the amplifier with a minimum hardware overhead, and it is dynamically activated by the amplifier according to the load transient response. The proposed CL-LDO regulator is designed and fabricated using a 0.18-µm standard CMOS process. It is able to deliver a maximum load current of 100 mA and support a maximum load capacitance of 100 pF at an output voltage of 1.0 V without using any compensation networks. Moreover, it only occupies an active chip area of 0.031 mm2 and consumes a quiescent current of 10.2 µA. A settling time less than 0.22 µs is measured for the load current steps from 1 mA to 100 mA and vice versa within 0.1 µs, while the output undershoot (overshoot) voltage less than 200 mV is obtained at the same time at an output voltage of 1.0 V and an input supply voltage of 1.2 V. | 최근, 전자제품 시장에서 휴대용 전자 기기 수요가 증가함에 따라 고효율 DC-DC 컨버터에 대한 요구 사항이 급격히 증가하고 있다. 따라서 본 논문은 배터리 전원을 사용하는 휴대용 애플리케이션을 위해서 고효율 및 빠른 응답특성을 갖는 DC-DC 컨버터 설계에 초점을 맞추고 있다. 본 논문은 저전압, 고전류 등의 요구 사항을 충족시키기 위해서 휴대용 전자 기기용 고효율 전류 모드 4 상 synchronous 벅 컨버터의 설계를 제시한다. Multiphase topology 를 사용하면 작은 크기의 LC 필터로 낮은 출력 전압에서 높은 부하 전류를 사용할 수 있으며 동시에 작은 전압 리플과 빠른 응답특성도 얻을 수 있다. 또한 기존의 데드 타임 게이트 드라이버에 쉽게 삽입 할 수 있는 동적인 데드 타임 제어 (DDTC) 방법을 제안하고 데드 타임을 전력 효율 향상을 위해 최적화시킨다. 데드 타임동안 body diode 의 전도 시간은 약 1 ns 로 최적화되고 부하 전류와 무관하므로 특히 중부하 및 고부하 조건에서 body diode 관련한 전력 손실을 줄이다. 제안된 벅 컨버터는 0.35µm CMOS 공정을 사용하여 설계 및 제작되었다. 1.2V 의 출력 전압에서 6.0A 의 최대 부하 전류를 공급할 수 있다. 부하 전류가 2.0A 이상일 때 측정된 효율이 1.0 % 이상 향상되고, 1.8V (1.2V) 의 출력 전압과 3.0V 입력 공급 전압에서 측정된 피크 효율은 92.8% (91.8%)를 얻을 수 있다. 본 논문은 또한 SoC 애플리케이션 칩의 집적화를 위해 노이즈에 민감한 회로 (예: RF 회로 및 아날로그/혼합 신호 회로)를 위한 저전력 및 빠른 응답특성을 갖는 capacitor-less LDO (CL-LDO) 레귤레이터의 설계를 제시한다. Slew-rate 향상 (SRE) 회로가 내장 된 저전력 class-AB 증폭기는 작은 대기 전류에서 pass transistor 의 gate limitation 을 완화하기 위해 제안되다. 제안된 SRE 회로는 최소한의 하드웨어 overhead 로 증폭기에 내장되며 부하 과도 응답에 따라 동적으로 활성화되다. 제안된 CL-LDO 레귤레이터는 0.18µm CMOS 공정을 사용하여 설계 및 제작되었다. 보상 네트워크를 사용하지 않고도 1.0V의 출력 전압에서 최대 부하 전류 100mA 를 공급하고 최대 부하 커패시턴스 100pF 를 지원할 수 있다. 또한 0.031mm2의 활성 칩 면적만 차지하고 10.2μA 의 대기 전류를 소모한다. 제안된 CLLDO 레귤레이터는 1.2V 의 입력 공급 전압을 받아 1.0V 의 전압을 출력하며 0.1µs 이내의 edge 타임동안 1mA 부터 100mA 까지의 부하 전류가 급격히 변할 때 출력 전압의 settling time 은 0.22µs 미만으로 측정된다. 또한 100mA 에서 1mA 로 부하 전류가 변하는 순간에서도 마찬가지로 settling time 은 0.22µs 미만이다. 동시에 출력 전압의 undershoot (overshoot) 전압 값은 200mV 미만으로 측정된다.