A Study on the Thermal Modeling of Multi-layer Power Amplifiers and the Optimum Electronic Packaging Structure for Thermal Management

Abstract

This dissertation proposes a study on thermal modeling of multi-layer power amplifiers (PAs) and optimum electronic packaging structure for thermal management. As technology advances, high power and broadband characteristics have been increasingly required in civil and military applications. Gallium nitride (GaN) devices are widely used to achieve high power characteristics. It has the advantage of having a higher power density than conventional gallium arsenide (GaAs) devices, but they have the disadvantage of a higher thermal density. This high thermal density causes thermal issues that increase the operating temperature (To) of the power amplifiers, degrade the RF characteristics, and shorten the reliability and lifespan of the devices. Thus, commercial thermal simulators are used as a general method for predicting the operating temperature of the devices. Apart from the advantages of high accuracy, it has disadvantages such as the high cost required for purchase and maintenance, the need for training for proficient skills, and the extremely long time required for analysis. Therefore, advanced thermal modeling is required to easily predict the operating temperature according to the device layout, such as the arrangement of transistors, from the beginning of the circuit design, and predict the trend without directly implementing the electronic packaging structure by combining various materials. First of all, to extract the thermal resistance of a multi-layered power amplifier, a GaN high electron mobility transistor (HEMT) device thermal modeling is presented based on the previous research by using the simplified Fourier's law. The difference from the conventional analysis method is that the device is composed of two or more substrates, and the heat transfer angle (α) is no longer fixed at 45 degrees, but changes according to the substrate thickness. Moreover, by proposing a new isothermal graph through a thermal simulator, the conventional limitation that the finger spacing (s) must be smaller than the substrate thickness (H) is improved, and analysis is made possible without restrictions on device size because a hyperbolic tangent function is used instead of the conventionally used hyperbolic sine function with periodicity. Based on the above, it is possible to obtain thermal resistance in multi-layer structure and multi-finger conditions by calculating the self-heating thermal resistance and the thermal coupling resistance between the fingers and compensating the nonlinear thermal conductivity according to temperature. The proposed idea was performed validation based on the results of previous research and the thermal simulator, and it was confirmed that the proposed thermal model had better follow the trend of the thermal simulator rather than the previous research. Next, a study on the optimum electronic packaging structure for thermal management is presented. Based on the chip-level packaging structure that can directly affect the heat dissipation of the device among the three representative electronic packaging structures, the optimum size and combination using various packaging materials and thermal interface materials. To determine the operating temperature of each device and the resulting RF performance improvement, three types of chip-level packaging structures including conventional combination, CMC and AuSn, were fabricated and compared the results between simulation and measurement. The operating temperature of the device on the proposed chip-level packaging structure shows a dramatic reduction of 24.8 °C, and accordingly, the average Pout and average power-added efficiency are enhanced by up to 9.2% and 2.8%, respectively, when compared with a PA module using the conventional chip-level packaging structure. Finally, thermal modeling of the GaN HEMT devices including the chip-level packaging structure is proposed. It enables analysis by considering isotropic and anisotropic thermal conductivity, one of the characteristics of packaging materials. In the case of isotropic thermal conductivity, it means that the thermal conductivity is the same regardless of the direction, the analysis proceeds in a similar way to the proposed GaN HEMT device thermal modeling. On the other hand, in the case of anisotropic thermal conductivity, it means that materials with different thermal conductivity depending on the direction, so each layer is required to analyze for extracting thermal resistance. As a result of comparing with simulations for each case through the proposed thermal modeling, it was confirmed that all the cases followed the trend well with an error within 10%. Therefore, the advanced thermal resistance extraction model based on simplified Fourier’s law has proven its tendency through various cases, which will be very useful in industrial electronic applications including wireless communication systems.| 이 논문은 다층 구조 (multi-layer) 전력 증폭기의 열 모델링 및 열 관리를 위한 최적의 전자 패키징 구조에 관한 연구를 제안한다. 기술이 발전함에 따라 민간 및 군사 응용 분야에서 고 전력 및 광대역 특성이 점점 더 요구되고 있다. 고출력 특성을 구현하기 위해서 질화 갈륨 (GaN) 소자가 널리 사용되고 있다. 기존의 갈륨 비소 (GaAs) 소자보다 전력 밀도가 높은 장점이 있지만 열 밀도가 높다는 단점이 있다. 이러한 높은 열 밀도는 전력 증폭기의 동작 온도 (To)를 높이고 RF 특성을 저하 시키며 장치의 신뢰성과 수명을 단축시키는 열 문제를 초래한다. 따라서 디바이스의 동작 온도를 예측하는 일반적인 방법으로 상용 열 시뮬레이터가 사용된다. 높은 정확도의 이점에도 불구하고 구매 및 유지 보수에 필요한 높은 비용, 숙련된 기술을 위한 교육의 필요성, 분석에 매우 오랜 시간이 소요되는 등의 단점을 가지고 있다. 따라서 회로 설계 초기부터 트랜지스터의 배치 등 소자 레이아웃에 따른 동작 온도를 쉽게 예측하고 다양한 재료를 결합하여 전자 패키징 구조를 직접 구현하지 않고도 경향을 예측할 수 있는 고도의 열 모델링이 필요하다. 먼저, 다층 구조 전력증폭기의 열 저항을 추출하기 위하여 Fourier's law 기반의 기존 선행 연구를 바탕으로 GaN HEMT 소자 열 모델링을 제안한다. 기존의 해석방식에서의 차이는 디바이스가 2개 이상의 기판으로 구성된다는 것과 열 전달 각도가 더 이상 45도로 고정되지 않고 기판 두께에 따라 변화한다는 것이다. 또한 열 시뮬레이터를 통해 새로운 등온 그래프를 제안함으로써, 기존의 핑거 간격 (s)이 기판 두께 (H) 보다 작아야하는 한계점을 개선하고, 기존에 사용되었던 주기성을 가지는 쌍곡 사인 함수 대신 쌍곡 탄젠트 함수로 인하여 소자 크기의 제한 없이 분석이 가능하다. 상기 내용을 바탕으로 자기 발열 열 저항(self-heating thermal resistance)과 핑거 간의 열 결합 저항(thermal coupling resistance)을 계산하고 온도에 따른 비선형 열전도도(thermal conductivity)를 보정함으로써 다층 구조 및 멀티 핑거 (multi-finger) 조건에서의 열 저항을 얻을 수 있다. 제안된 아이디어는 이전의 연구 결과와 열 시뮬레이터를 기반으로 검증을 진행하였고, 이전의 연구 결과에 비해 제안된 열 모델이 열 시뮬레이터의 경향을 더 잘 따르는 것을 확인했다. 다음으로는 열 관리를 위한 최적의 전자 패키징 구조에 대한 연구를 제시한다. 세 가지 대표적인 전자 패키징 구조 중 소자의 발열에 직접적인 영향을 줄 수 있는 칩 레벨 패키징 구조를 기반으로 다양한 패키징 물질과 열 계면 물질을 이용하여 최적의 사이즈와 물질 조합을 제안한다. 각 소자별 동작 온도 및 그에 따른 RF 성능의 개선을 확인하고자 기존의 물질 조합인 CMC와 AuSn을 포함한 세 가지 형태의 칩 레벨 패키징 구조를 제작하고 열 시뮬레이션과 측정 간의 결과를 비교하였다. 제안된 칩 레벨 패키징 구조에서 소자의 동작 온도는 기존 패키징 구조에 비해 24.8 ℃의 급격한 개선을 보여주었으며, 평균 출력 전력 및 효율은 각각 최대 9.2% 및 2.8% 향상된 것을 확인할 수 있었다. 마지막으로 칩 레벨 패키징 구조를 포함한 GaN HEMT 소자의 열 모델링을 제안한다. 이는 패키징 물질 특성 중 하나인 등방성(isotropic) 및 이방성(anisotropic) 열전도도를 고려하여 분석이 가능하다. 등방성 열전도도의 경우 방향에 관계없이 열전도도가 동일하다는 것을 의미하며, 제안 된 GaN HEMT 소자 열 모델링과 유사한 방식으로 해석이 진행된다. 한편, 이방성 열전도율의 경우 방향에 따라 열전도율이 다른 물질을 의미하므로 열 저항 추출을 위해 각 층마다 분석이 필요하다. 제안된 열 모델링을 통해 각 사례에 대한 시뮬레이션과 비교 한 결과 모든 경우에 대하여 10% 이내의 오차로 그 경향을 잘 따르는 것으로 확인되었다. 따라서, 단순화 된 Fourier’s law를 기반으로 한 고급 열 저항 추출 모델은 다양한 사례를 통해 그 경향을 입증하였으며, 이는 무선 통신 시스템을 포함한 산업 전자 응용 분야에서 매우 유용할 것이다.