Research on Techniques for Reducing Harmonic distortions and Securing Stability of DSMs

Abstract

This dissertation presents design techniques for reducing nonidealities in a delta-sigma modulator (DSM) for high-performance analog-to-digital conversion. For this purpose, two studies were conducted. The first research describes a four-bit contin-uous-time DSM (CT-DSM) fabricated using a 65-nm CMOS process. The circuit is designed for wide-bandwidth applications, such as those related to wireless commu-nications. This CT-DSM has an oversampling ratio of 16 with a 640-MHz sampling frequency. To reduce the clock jitter sensitivity and excess loop delay effect, the CT-DSM was designed in such a way that the first digital-to-analog converter (DAC) pulse is a nonreturn-to-zero pulse, whereas the second DAC pulse is of return-to-zero type; this was accomplished using a current-steering DAC. Also, to reduce mismatch without using a data-weighted averaging circuit, the size and layout of the unit current source in the current-steering DAC were carefully considered. The CT-DSM achieved a signal-to-noise ratio (SNR) of 67.3 dB, a signal-to-noise distortion ratio (SNDR) of 63.4 dB, and a dynamic range of 75 dB for a 20 MHz signal band-width. The second research involved a high-resolution analog front-end (AFE) circuit operating in the 25 kHz signal bandwidth. The AFE consists of a capacitively-coupled chopper instrumentation amplifier (CCIA) and a third-order DSM. Signal distortion often occurs at the junction of a CCIA and a DSM; thus, a resistor-based DT-DSM (RB DT–DSM) was proposed to solve this problem. Both a conventional DT–DSM and the proposed RB DT–DSM were designed and compared through simulations and chip measurements. When the conventional DT–DSM was used, a switched-capacitor integrator with a large capacitor and switch was connected to the CCIA output node. This configuration caused considerable switching noise, significant charge injection, and a long settling time at the CCIA output, resulting in harmonic distortions. On this basis, the CCIA required more power consumption to reduce settling time in conventional DT–DSM architectures. Conversely, when the proposed RB DT–DSM was used, only a resistor and a small switch were connected to the CCIA output. Given this novel interface technique, minimal switching noise occurred at the CCIA output, and settling in the CCIA was fast. As a result, it was possible to effectively eliminate harmonic distortions while reducing the power requirement of the CCIA. Both the conventional and proposed AFE circuits were manufactured using a 0.18 µm CMOS process. The conventional AFE circuit showed a peak SNR of 101.1 dB and a peak SNDR of 91.2 dB. The proposed AFE circuit with RB DT–DSM produced a peak SNR of 101.3 dB and a peak SNDR of 100.5 dB, which verified the significant reduction in harmonic distortions.

|본 논문은 고성능 어플리케이션에 적용할 수 있는 델타-시그마 변조기 설계 기술을 두 가지 연구를 통해 제안한다. 첫 번째 연구는 65-nm CMOS (complementary metal-oxide-semiconductor) 공정을 사용하여 제작된 광대역 무선 통신용 4-비트 3차 연속시간 델타-시그마 변조기이다. 설계된 연속시간 델타-시그마 변조기는 20 MHz 신호대역까지 처리가 가능하며 16의 오버샘플링 비율로 설정되어 640 MHz 샘플링 주파수로 동작한다. 멀티-비트 연속시간 델타-시그마 변조기 구조는 클락 지터, 과도 루프 지연, 계수 변동성 등에 의해 해상도가 제한되는데 이러한 이슈들을 해결하기 위한 기법들을 제시한다. 클락 지터 민감도를 줄이기 위해 첫 번째 디지털-아날로그 컨버터는 NRZ (nonreturn-to-zero) 방식을 사용하였다. 또한 과도 루프 지연 문제를 줄이기 위해 직접 경로를 추가하였고 해당 루프는 두 개의 아날로그-디지털 컨버터와 두 개의 래치를 사용하여 만든 RZ (return-to-zero) 방식을 사용하였다. 계수 변동성 문제는 RC-tuning 회로를 통해 완화시켰다. 마지막으로 피드백 루프의 여러 디지털 신호 간의 mismatch 문제는 표준편차 계산식을 통한 디지털-아날로그 컨버터의 단위 전류원 크기 설정과 레이아웃 기법으로 최소화시켰다. 설계된 연속시간 델타-시그마 변조기는 칩 측정결과 SNR 67.3 dB, SNDR 63.4 dB, dynamic range 75 dB를 얻었다. 두 번째 연구는 180-nm CMOS 공정을 사용하여 제작된 고해상도 아날로그 프론트-엔드 회로이다. 해당 회로는 25 kHz 신호대역까지 처리가 가능하며 256의 오버샘플링 비율로 설정되어 12.8 MHz 샘플링 주파수로 동작한다. 설계된 아날로그 프론트-엔트 회로는 CCIA (capaci-tively-coupled chopper instrumentation amplifier)와 단일-비트 3차 델타-시그마 변조기로 구성된다. CCIA와 기존 델타-시그마 변조기의 접합 지점에서는 큰 로딩 커패시터와 스위칭 동작으로 인해 신호의 왜곡이 발생될 수 있다. 이 문제는 CCIA opamp의 대역폭을 증가시키면 완화되지만 전력 소모가 많아진다는 단점이 있다. 따라서 본 논문에서는 이 문제를 좀 더 효율적으로 해결하기 위해 저항 기반의 이산시간 델타-시그마 변조기 구조를 제안한다. 저항 기반의 이산시간 델타-시그마 변조기의 사용은 CCIA 출력단의 스위칭 노이즈를 감소시킬 수 있으며 상대적으로 작은 대역폭의 CCIA opamp로도 안정화 시간을 줄일 수 있다. 따라서 CCIA의 전력 소모를 감소시키면서 고조파 왜곡을 효과적으로 제거할 수 있다. 기존 델타-시그마 변조기와 저항 기반의 이산시간 델타-시그마를 모두 설계하여 아날로그 프론트-엔드 회로에 적용하였다. 그 결과, 설계된 기존 아날로그 프론트-엔드 회로는 SNR 101.1 dB, SNDR 91.2 dB의 측정결과를 얻었고 제안하는 저항 기반 이산시간 델타-시그마 변조기가 적용된 아날로그 프론트-엔드 회로는 SNR 101.3 dB, SNDR 100.5 dB의 측정결과를 얻었다. 이를 통해 위에서 언급한 저항 기반 델타-시그마 변조기의 장점을 검증하였다.